隨著集成電路輸出開關速度提高以及PCB板密度增加，信號完整性(英語:Signalintegrity，Sl)已經成為高速數字 PCB設計 必須關心的問題之一。元器件和PCB板的參數、元器件在PCB板上的布局、高速信號的布線等因素，都會引起信號完整性問題，導致系統工作不穩定，甚至完全不工作。

PCB信號完整性問題

良好的信號完整性，是指信號在需要的時候能以正確的時序和電壓電平數值做出響應。反之，當信號不能正常響應時，就出現了信號完整性問題，

信號完整性問題會導致或直接帶來信號失真、定時錯誤、不正確數據、地址和控制線以及系統誤工作，甚至系統崩潰。

PCB的信號完整性問題主要包括信號反射、串擾、信號延遲和時序錯誤。

1、反射

信號在傳輸線上傳輸時，當高速PCB上傳輸線的特征阻抗與信號的源端阻抗或負載阻抗不匹配時，信號會發生反射使信號波形出現過沖、下沖和由此導致的振鈴現象。

過沖(Overs hoot)是指信號跳變的第一個峰值(或谷值)，它是在電源電平之上或參考地電平之下的額外電壓效應;

下沖(Unders hoot)是指信號跳變的下一個谷值(或峰值)。過大的過沖電壓經常長期性地沖擊會造成器件的損壞，下沖會降低噪聲容限，振鈴增加了信號穩定所需要的時間，從而影響到系統時序。

2、串擾

在 PCB 中，串擾是指當信號在傳輸線上傳播時，因電磁能量通過互容和互感耦合對相鄰的傳輸線產生的不期望的噪聲干擾，它是由不同結構引起的電磁場在同一區域里的相互作用而產生的。互容引發耦合電流，稱為容性串擾;而互感引發耦合電壓，稱為感性串擾。在PCB上，串擾與走線長度、信號線間距，以及參考地平面的狀況等有關。

3、信號延遲和時序錯誤

信號在PCB的導線上以有限的速度傳輸，信號從驅動端發出到達接收端，其間存在一個傳輸延遲。過多的信號延遲或者信號延遲不匹配可能導致時序錯誤和邏輯器件功能混亂。

確保信號完整性的PCB設計方法

在PCB設計過程中想要較好地確保信號完整性，可以從以下幾個方面來考慮。

(1)電路設計上的考慮。包括控制同步切換輸出數量，控制各單元的最大邊沿速率(dl/dt和dV/dt)，從而得到最低目可接受的邊沿速率;為高輸出功能塊(如時鐘驅動器)選擇差分信號:在傳輸線上端接無源元件(如電阻、電容等)，以實現傳輸線與負載間的阻抗匹配，

(2)最小化平行布線的走線長度

(3)元件擺放要遠離/0互連接口和其他易受干擾及耦合影響的區域，盡量減小元件間的擺放間隔

(4)縮短信號走線到參考平面的距離間隔。

(5)降低走線阻抗和信號驅動電平

(6)終端匹配。可增加終端匹配電路或者匹配元件。

(7)避免相互平行的走線布線，為走線間提供足夠的走線間隔，減小電感耦合

信號完整性是PCB設計中不可忽視的一個重要概念，要保證PCB具有良好的信號完整性，工程師需要綜合多種影響因素，合理布局、布線，從而提高產品性能。

審核編輯 黃宇