互補(bǔ)金屬氧化物半導(dǎo)體（CMOS）是支持幾十年來(lái)小型晶體管和更快速計(jì)算機(jī)的硅邏輯技術(shù)，該技術(shù)正在進(jìn)入一個(gè)新階段。

CMOS使用了兩種成對(duì)的晶體管來(lái)限制電路的功耗。在“CMOS 2.0”這一新階段，雖然這一部分不會(huì)改變，但處理器和其他復(fù)雜CMOS芯片的制造方式將會(huì)發(fā)生變化。

CMOS技術(shù)，作為微處理器制造的核心技術(shù)，自20世紀(jì)60年代以來(lái)一直在推動(dòng)著電子產(chǎn)業(yè)的發(fā)展。然而，隨著技術(shù)的不斷進(jìn)步，CMOS的縮小化策略開始面臨挑戰(zhàn)。傳統(tǒng)的通過(guò)縮小晶體管和互連以提高性能的方法，雖然在過(guò)去六七十年中效果顯著，但現(xiàn)在已經(jīng)開始失效。

多年來(lái)，為了增強(qiáng)片上系統(tǒng)的復(fù)雜性，業(yè)界在同一塊硅片上集成了越來(lái)越多的運(yùn)算單元。這種方法之所以有效，是因?yàn)樵诠杵弦苿?dòng)數(shù)據(jù)的效率遠(yuǎn)高于將數(shù)據(jù)從計(jì)算機(jī)中的一塊芯片移動(dòng)到另一塊芯片。然而，隨著CMOS技術(shù)的持續(xù)縮小，人們發(fā)現(xiàn)，僅僅通過(guò)縮小晶體管和互連，已經(jīng)難以使整個(gè)片上系統(tǒng)變得更好。例如，靜態(tài)隨機(jī)存儲(chǔ)器（SRAM）的縮小速度已經(jīng)遠(yuǎn)不如邏輯電路。

面對(duì)這一挑戰(zhàn)，業(yè)界開始探索新的解決方案。人們逐漸認(rèn)識(shí)到，摩爾定律的目標(biāo)并非僅僅是實(shí)現(xiàn)更小的晶體管和互連，而是要在單位面積上實(shí)現(xiàn)更多的功能。因此，一種名為“智能分解”或“系統(tǒng)技術(shù)協(xié)同優(yōu)化”的新方法應(yīng)運(yùn)而生。這種方法的核心思想是將不同的功能，如邏輯和SRAM，分解到不同的芯粒上，并使用最適合這些功能的技術(shù)來(lái)構(gòu)建它們。然后，通過(guò)先進(jìn)的3D封裝技術(shù)，將這些芯粒重新整合在一起。這種方法能夠?qū)崿F(xiàn)不同功能之間的通信效率，與將所有功能集成在同一塊基板上相競(jìng)爭(zhēng)。

這就是CMOS 2.0的概念。在CMOS 2.0中，業(yè)界進(jìn)一步推動(dòng)了智能分解的理念，對(duì)功能進(jìn)行了更細(xì)粒度的分解，并堆疊了更多的芯片。其中一個(gè)重要的創(chuàng)新是背面功率傳輸網(wǎng)絡(luò)。在現(xiàn)有的芯片設(shè)計(jì)中，所有的數(shù)據(jù)傳輸和功率傳輸互連都位于硅片的正面（晶體管上方）。然而，在CMOS 2.0中，業(yè)界將功率傳輸互連移動(dòng)到硅片的背面，從而創(chuàng)造了一個(gè)由有源晶體管層夾在兩個(gè)不同功能的互連堆疊之間的結(jié)構(gòu)。這種方法允許業(yè)界為每種功能選擇最適合它的技術(shù)，并實(shí)現(xiàn)了更高的集成度和更好的性能。

在CMOS 2.0中，晶體管和互連的縮小仍然是必要的。然而，由于已經(jīng)消除了之前面臨的一些限制，因此可以讓每一層更好地結(jié)合其最適合的技術(shù)來(lái)擴(kuò)展。這預(yù)示著未來(lái)的電子產(chǎn)業(yè)將迎來(lái)一個(gè)迷人的時(shí)代，CMOS技術(shù)將繼續(xù)在推動(dòng)電子產(chǎn)業(yè)的發(fā)展中發(fā)揮重要作用。