8421BCD碼

算機內毫無例外地都使用二進制數(shù)進行運算，但通常采用8進制和十六進制的形式讀寫。對于計算機技術專業(yè)人員，要理解這些數(shù)的含義是沒問題，但對非專業(yè)人員卻不那么容易的。由于日常生活中，人們最熟悉的數(shù)制是十進制，因此專門規(guī)定了一種二進制的十進制碼，稱為BCD碼，它是一種以二進制表示的十進制數(shù)碼。

二進制

二進制是計算技術中廣泛采用的一種數(shù)制。二進制數(shù)據是用0和1兩個數(shù)碼來表示的數(shù)。它的基數(shù)為2，進位規(guī)則是“逢二進一”，借位規(guī)則是“借一當二”，由18世紀德國數(shù)理哲學大師萊布尼茲發(fā)現(xiàn)。當前的計算機系統(tǒng)使用的基本上是二進制系統(tǒng)，數(shù)據在計算機中主要是以補碼的形式存儲的。計算機中的二進制則是一個非常微小的開關，用“開”來表示1，“關”來表示0。

20世紀被稱作第三次科技革命的重要標志之一的計算機的發(fā)明與應用，因為數(shù)字計算機只能識別和處理由‘0’。‘1’符號串組成的代碼。其運算模式正是二進制。19世紀愛爾蘭邏輯學家喬治布爾對邏輯命題的思考過程轉化為對符號“0‘’。‘’1‘’的某種代數(shù)演算，二進制是逢2進位的進位制。0、1是基本算符。因為它只使用0、1兩個數(shù)字符號，非常簡單方便，易于用電子方式實現(xiàn)。

8421bcd碼轉換二進制

用MSI器件設計。 設兩位8421BCD碼為D7D6D5D4D3D2D1D0轉換后的B碼為B685B4B3B2B1B0則

上式中加橫線部分都可以用一個MSI加法器實現(xiàn)S為加法器的輸出S的下標代表模塊序號和輸出高低位號。

邏輯圖如圖5．2．1所示。

［解法2］

VHDL設計。

根據上述解題方法在VHDL程序的結構體設計中可采用結構描述的方法其VHDL主程序如下：

LIBRARY ieee；

USE ieee．Std_logic_1164．ALL; USE work．components．ALL；

ENTITY xiti50 1 IS PORT（d：IN Std_logic_vector（7 downto 0）；

b：OUT Std_logic_vector（6 downto 0））；

END xiti501；

ARCHITECTURE xiti501_ar OF xitiS01 IS SIGNAL m：Std_logic_vector（3 downto 0）；

SIGNAL n1n2：Std_logic；

COMPONENT v74x283 PORT（ab：IN std_logic_vector（3 downto 0）；

ci：IN std_logic；

s：out std_logic_vector（3 downto 0）；

co：OUT std_logic）；

END COMPONENT；

BEGIN u1：v74x283 PORT MAP（‘0’＆d（3 downto 1）d（7 downto 4）‘0’mn1）；

u2：v74x283 PORT MAP（“00”＆m（3 downto 2）d（7 downto 4）‘0’b（6 downto 3）n2）；

b（0）《=d（0）；

b（2 downto 1）《=m（1 downto 0）；

END xiti501_ar；

［解法1］

用MSI器件設計。

設兩位8421BCD碼為D7D6D5D4D3D2D1D0，轉換后的B碼為B685B4B3B2B1B0，則上式中加橫線部分都可以用一個MSI加法器實現(xiàn)，S為加法器的輸出，S的下標代表模塊序號和輸出高低位號。邏輯圖如圖5．2．1所示。［解法2］VHDL設計。根據上述解題方法，在VHDL程序的結構體設計中，可采用結構描述的方法，其VHDL主程序如下：

LIBRARYieee；

USEieee．Std_logic_1164．ALL;

USEwork．components．ALL；

ENTITYxiti501ISPORT（d：INStd_logic_vector（7downto0）；

b：OUTStd_logic_vector（6downto0））；

ENDxiti501；

ARCHITECTURExiti501_arOFxitiS01ISSIGNALm：Std_logic_vector（3downto0）；

SIGNALn1，n2：Std_logic；

COMPONENTv74x283PORT（a，b：INstd_logic_vector（3downto0）；

ci：INstd_logic；

s：outstd_logic_vector（3downto0）；

co：OUTstd_logic）；

ENDCOMPONENT；

BEGINu1：v74x283PORTMAP（‘0’＆d（3downto1），d（7downto4），‘0’，m，n1）；

u2：v74x283PORTMAP（“00”＆m（3downto2），d（7downto4），‘0’，b（6downto3），n2）；

b（0）《=d（0）；b（2downto1）《=m（1downto0）；

ENDxiti501_ar；