文章來源：半導(dǎo)體與物理

原文作者：jjfly686

隨著半導(dǎo)體技術(shù)不斷逼近物理極限，傳統(tǒng)的平面晶體管（Planar FET）、鰭式場(chǎng)效應(yīng)晶體管（FinFET）從平面晶體管到FinFET的演變，乃至全環(huán)繞柵或圍柵（GAA, Gate-all-Around）全環(huán)繞柵極晶體管(GAAFET)等先進(jìn)結(jié)構(gòu)，在減少漏電、降低功耗方面雖然取得了顯著成就，但進(jìn)一步微縮的挑戰(zhàn)日益顯現(xiàn)。為了延續(xù)摩爾定律的發(fā)展趨勢(shì)，并滿足未來高性能計(jì)算的需求，業(yè)界正積極研發(fā)下一代晶體管架構(gòu)——互補(bǔ)場(chǎng)效應(yīng)晶體管（Complementary FET, CFET）。

一、為什么需要CFET？

在過去的幾十年里，傳統(tǒng)的平面晶體管（Planar FET）、鰭式場(chǎng)效應(yīng)晶體管（FinFET），乃至全環(huán)繞柵或圍柵（GAA, Gate-all-Around）等先進(jìn)結(jié)構(gòu),你始NMOS與PMON都是在一個(gè)平面上制造，這樣無形減少了晶體管密度。在這種背景下，CFET則使用了NMOS與PMOS垂直空間上疊加。它不僅能夠在更小的空間內(nèi)實(shí)現(xiàn)更高的晶體管密度，還能夠?qū)崿F(xiàn)更佳的性能。

二、CFET的結(jié)構(gòu)

下圖左圖為FinFET的俯視結(jié)構(gòu)圖，中間為GAA的俯視圖，GAA的NMOS與PMONS間距小于FinFET，但是再去減小NP間距的難度是極大的，所以CEFT就應(yīng)運(yùn)而生。如下圖最右CEFT俯視結(jié)構(gòu)，其中NMOS與PMOS兩種不同導(dǎo)電類型的晶體管被垂直堆疊在一起，而不是像之前的邏輯工藝那樣位于同一平面上，很大程度上增加了晶體管集成的密度。

三、CFET的作用

增強(qiáng)電流驅(qū)動(dòng)能力：通過優(yōu)化晶體管的設(shè)計(jì)和布局，CFET互聯(lián)可以實(shí)現(xiàn)更低的電阻和更高的電流導(dǎo)通能力，這對(duì)于提升芯片的工作速度有很大的提升。

改善短溝道效應(yīng)：在納米尺度下，傳統(tǒng)晶體管結(jié)構(gòu)面臨的主要問題是短溝道效應(yīng)，這會(huì)導(dǎo)致漏電流增加及開關(guān)性能下降。而CFET采用的垂直堆疊結(jié)構(gòu)能夠有效緩解這些問題。

四、CFET有哪些提升？

工藝尺寸微縮：IMEC的研究表明，憑借CFET晶體管技術(shù)，2032年將有望進(jìn)化到5埃米（0.5nm），2036年則可能達(dá)到2埃米（0.2nm）。此外，CFET重新設(shè)定了縮放限制，因?yàn)閚FET和pFET堆疊在一起，器件之間的np間距變?yōu)榇怪倍撬剑沟闷母鼘挘瑥亩试S更大的有效溝道寬度。

高性能與低功耗：在相同的功耗條件下，N2制程下的CFET相比于N3制程下的GAA納米片晶體管，速度提升了約15%；而在相同的速度條件下，功耗則減少了大約30%，并且集成度達(dá)到了1.15倍。新的N2平臺(tái)還采用了迄今為止最密集的SRAM后端互連（~38Mb/mm2）。