文章來源：半導體與物理

原文作者：jjfly686

本文論述了芯片制造中薄膜厚度量測的重要性，介紹了量測納米級薄膜的原理，并介紹了如何在制造過程中融入薄膜量測技術。

在芯片制造的數(shù)百道工序中，薄膜沉積非常重要。從晶體管柵極氧化層到金屬互連的阻擋層，每一層薄膜的厚度誤差都必須控制在原子尺度（埃米級，1?=0.1nm）。薄膜厚度量測，正是確保芯片制造中的有效保證。

芯片為何需要精確量測薄膜厚度？

1.1 電學性能參數(shù)

MOS晶體管：柵極氧化層（如SiO?）厚度每減少0.1nm，漏電流可能指數(shù)級增加。例如，在7nm制程中，3?的厚度偏差會導致晶體管閾值電壓偏移超過10%。

金屬互連層：銅阻擋層（如TaN）若過薄，銅原子會擴散到絕緣層引發(fā)短路；過厚則會增加線路電阻，降低芯片運行速度。

1.2 工藝控制

設備穩(wěn)定性：薄膜沉積設備（如ALD、PVD）的工藝穩(wěn)定性直接體現(xiàn)在膜厚均勻性上。

結構應力：在多層堆疊結構（如3D NAND閃存）中，每層薄膜厚度的累積誤差可能導致整體結構應力失衡。

1.3 良率與成本

高價值晶圓：一片300mm晶圓價值數(shù)萬美元，若因膜厚失控導致整批報廢，損失可達千萬級別。在線量測系統(tǒng)能提前攔截90%以上的膜厚異常。

測量納米級薄膜原理

2.1 橢圓偏儀（Ellipsometry）

原理：利用偏振光在薄膜表面的反射相位差，通過建立光學模型反推膜厚。當光束以特定角度入射時，薄膜上下界面的反射光會發(fā)生干涉，相位差與膜厚成函數(shù)關系。

優(yōu)勢：非接觸、可測1nm以下超薄膜，適用于透明介質(zhì)（如SiO?、SiN）。

局限：需已知材料光學常數(shù)（n、k值），對金屬/高吸收材料靈敏度低。

2.2 X射線反射法（XRR）

原理：利用X射線在薄膜界面處的全反射臨界角與膜厚的關聯(lián)。當X射線以0.1°~1°掠入射時，反射強度曲線會出現(xiàn)周期性振蕩，振蕩周期與膜厚成反比。

案例：可測量1?精度的超薄高k材料（如HfO?），甚至能分辨5層以上的疊層結構。

挑戰(zhàn)：設備昂貴，需真空環(huán)境，測量速度較慢。

2.3 光學干涉法（Optical Interferometry）

原理：通過測量薄膜表面與基底反射光的光程差計算厚度。在臺階結構處，利用白光干涉產(chǎn)生的彩色條紋間距推算膜厚。

應用：常用于金屬膜（如銅互連層）、光刻膠厚度檢測，精度可達±0.1nm。

薄膜量測如何融入制造流程

3.1 在線量測（In-line Metrology）系統(tǒng)

時機選擇：在關鍵薄膜沉積/刻蝕工序后立即插入量測站，例如柵極氧化層生長后、金屬阻擋層沉積前。

采樣策略：每片晶圓測量9~49個點（邊緣、中心、45°斜角等），繪制厚度分布熱力圖。對于EUV光刻膠等敏感材料，甚至需全片掃描。

3.2 量測-刻蝕協(xié)同優(yōu)化

動態(tài)調(diào)整：在雙重自對準工藝中，先量測硬掩模厚度，再動態(tài)調(diào)整刻蝕時間。例如，若SiN硬掩模實測厚度為42nm（設計值40nm），刻蝕機將自動延長2秒反應時間。

3.3 跨層關聯(lián)分析

聯(lián)動建模：將薄膜厚度數(shù)據(jù)與后續(xù)工藝參數(shù)（如CMP拋光速率、光刻焦深）聯(lián)動建模。