辰东,殿上欢,琅琊榜海宴小说

高速電路通常是指信號的上升沿足夠快，以致于不能忽略信號在PCB板上的傳輸時間延遲。一般來說，當PCB板上的傳輸延遲大于信號上升沿的二分之一時，該電路就可以被認為是高速電路。

而高頻電路則通常是指工作的頻率達到了很高的數值。

高速電路的設計需要考慮到信號傳輸線效應、電源分配、信號完整性等問題，其中信號傳輸線效應是最重要的問題。

對于高頻電路，除了信號的頻率很高外，電路還應具有較好的頻率響應和抗干擾性能。

究竟什么是高速電路呢？

在過去的低速時代，電平跳變時信號上升時間較長，通常有幾個us。器件間的互連線不至于影響電路的功能，沒必要關心信號完整性問題。但在今天的高速時代，隨著IC輸出開關速度的提高，很多都在皮秒級，不管信號周期如何，幾乎所有設計都遇到了信號完整性問題。

另外，對低功耗追求使得內核電壓越來越低，DDR4 1.2v內核電壓已經很常見了。因此系統能容忍的噪聲余量越來越小，這也使得信號完整性問題更加突出。

信號完整性問題的根源在于信號上升時間的減小。即使布線拓撲結構沒有變化，如果采用了信號上升時間很小的IC芯片，現有設計也將處于臨界狀態或者根本就停止工作。

1.高速電路的定義

狹義的理解是，通常認為數字邏輯電路的頻率達到或者超過50MHz，而且工作在這個頻率之上的電路已經占到了整個電子系統相當的分量，例如三分之一，就稱為高速電路。而實際上，信號邊沿的諧波頻率比信號本身的頻率高，是信號快速變化的上升沿與下降沿引發了信號傳輸的各種問題。所以，當信號所在的傳輸路徑長度大于1/6倍傳輸信號的波長時，信號被認為是高速信號；當信號沿著傳輸線傳播時，發生了嚴重的趨膚效應和電離損耗時，認為是高速信號。因此，通常約定如果電路板上信號的傳播延遲大于一半數字信號驅動端的上升時間，則認為此類信號是高速信號并產生傳輸線效應，這樣的電路就是高速電路。

2.高速與高頻區別及聯系

大多數的信號完整性書籍，在進行信號完整性研究之前，一般都會先來介紹高速與高頻這兩個基本概念，從這一點可以知道區分這兩個概念的重要性，因為，通過這兩個概念可以明確信號完整性分析的對象。對于，高頻這個概念理解起來比較簡單，它只是對頻率的一種描述，大家知道，頻率是周期的倒數，高頻是高頻率，短周期的表述。

再說高速這個概念，回歸到速度的概念，速度是表征運動快慢的物理量，在物理學里是位移對時間的微分，也就dS/dt。同樣可以應用在電路中指的是，電位移對時間的微分，表征為電壓變化的快慢，也就dV/dt，通常我們會表述為上升時間。所以，高速電路是電壓變化快，上升時間短的表述。在電路系統中，上升時間的大小對于信號完整性的影響非常大，也是引起信號完整性問題的根源所在。以至于信號完整性分析基本上都是圍繞dV/dt來分析和討論的，而不是對于周期來討論，這也是高速與高頻的本質區別。

所以，從上面對兩個概念的描述，可以了解到，高頻與高速并沒有直接的關系。可以正反舉幾個例子。例如，當一個時鐘信號的頻率為50MHz，上升時間為90ps，那么它不是一個高頻信號，但它是一個高速信號，也就是頻率不高，但上升沿快。又比如，頻率為500MHz，上升時間為0.8ns，那么它與上例中信號相比較，頻率要高很多，但速度卻遠比上例的信號低。所以，我們說，信號的高頻與高速沒有之間的關系。

從另一個角度來看，高速與高頻果真沒有半毛錢關系嗎？

其實不然，大家通常會將這兩個概念混淆正是因為它二者存在千絲萬縷的聯系。具體說來，就是隨著頻率的升高，周期減小，所帶來的結果是，我們必須把速度做高，原因是我們必須保證足夠的建立時間與保持時間。隨著周期的壓縮，要想有足夠的建立時間與保持時間，就只能使上升時間與下降時間縮短，以此來滿足信號的時序有效性的要求。

舉個栗子，一個信號的頻率為100MHz，即周期為10ns，上升時間與下降時間分別為1ns，這樣信號的有效采樣時間窗口為：（10-1-1）ns，即8ns。如果此信號的頻率提高到200MHz時，保持上升時間與下降時間不變的話，采樣窗口就變成了（5-1-1）=3ns，而且隨著頻率的繼續升高，采樣窗口會繼續降低，極端情況會導致無法正確的采樣，于是就迫使上升時間與下降時間減小，來滿足越來越高的采樣時鐘頻率。

總結成一句話，也就是頻率的升高必然迫使速度的提高，高頻電路的進化導致了高速電路，高頻與高速之間是充分條件，而不是必要條件。另外，在信號完整性的分析過程中，一般著重強調的是高速電路。