概述
AD9523-1提供低功耗、多路輸出時鐘分配功能，具有低抖動性能，還配有片內PLL、VCO和兩個VCO分頻器。片內VCO的調諧頻率范圍為2.94 GHz至3.1 GHz。

AD9523-1旨在滿足長期演進(LTE)和多載波GSM基站設計的時鐘要求。它依靠外部VCXO清除參考抖動，以滿足嚴格的低相位噪聲要求，從而獲得可接受的數據轉換器信噪比(SNR)性能。

輸入接收器、振蕩器和零延遲接收器支持單端和差分兩種操作。當連接到恢復的系統參考時鐘和VCXO時，器件產生1 MHz至1 GHz范圍內的14路低噪聲輸出，以及一路來自輸入PLL (PLL1)的專用緩沖輸出。一路時鐘輸出相對于另一路時鐘輸出的頻率和相位可通過分頻器相位選擇功能改變，該功能用作無抖動的時序粗調，其調整增量相當于VCO輸出信號的半個周期。

通過串行接口可以對封裝內EEPROM進行編程，以存儲用于上電和芯片復位的用戶定義寄存器設置。
數據表：*附件：AD9523-1低抖動時鐘發生器，提供14路LVPECL LVDS HSTL輸出或29路LVCMOS輸出技術手冊.pdf

應用

• LTE 和多載波GSM基站
• 無線和寬帶基礎設施
• 醫療儀器
• 為高速ADC、DAC、DDS、DDC、DUC、MxFE提供時鐘
• 低抖動、低相位噪聲時鐘分配
• SONET、10Ge、10G FC和其它10 Gbps協議的時鐘產生和轉換
• 前向糾錯(G.710)
• 高性能無線收發器
• 自動測試設備(ATE)和高性能儀器儀表

特性

• 輸出頻率范圍：<1 MHz至1 GHz
• 啟動頻率精度：<±100 ppm（由VCXO參考精度決定）
• 零延遲操作
  輸入至輸出邊沿時序：<150 ps
• 兩個VCO分頻器
• 14 路輸出：可配置為LVPECL、LVDS、HSTL和LVCMOS
• 14 個具有零抖動可調延遲的專用輸出分頻器
• 可調延遲：63個分辨率步進，步長等于VCO輸出分頻器的?周期
• 輸出間偏斜：<50 ps
• 針對奇數分頻器設置提供占空比校正
• 上電時所有輸出自動同步
• 絕對輸出抖動：<150 fs（122.88 MHz時） 積分范圍：12 kHz至20 MHz
• 欲了解更多特性，請參考數據手冊

框圖

引腳配置描述

典型性能特征

輸出鎖相環（稱為PLL2）由可選的輸入參考倍頻器、參考分頻器、鑒頻鑒相器（PFD）、部分集成模擬環路濾波器（見圖27）、集成壓控振蕩器（VCO）和反饋分頻器組成。VCO產生3.0GHz的標稱頻率，輸出分頻器可實現分頻比為3、4和5。

輸出PLL的PFD驅動一個電荷泵，該電荷泵可增加、減少或保持存儲在環路濾波器電容器（包括內部和外部）中的電荷量，從而產生一個電壓，該電壓設置VCO的頻率。在反饋環路中，PLL的輸出反饋到VCO控制電壓，以一種使PFD輸入信號實現相位鎖定的方式變化。

PLL2的增益與電荷泵提供的電流成正比。選擇環路帶寬是為了降低來自PLL源的噪聲貢獻，這些噪聲可能會降低相位噪聲要求。

輸出PLL有一個VCO，其多個頻段覆蓋2.94GHz到3.1GHz的范圍。不過，實際工作頻率在一定程度上取決于出現在環路濾波器電容器上的控制電壓。控制電壓使VCO輸出頻率在所選頻段內線性變化。

這種頻率可變能力允許輸出PLL將輸出信號與施加到PFD的參考信號同步。通常，器件會自動選擇合適的頻段作為其校準的一部分，通過寄存器0x0F3進行調用。