概述
AD9550是一款基于鎖相環(PLL)的時鐘轉換器，針對有線通信和基站應用的需求而設計。它采用整數N分頻PLL來滿足相關的頻率轉換要求。REF輸入端支持單端輸入參考信號。

AD9550的引腳可編程，提供從15個可能的輸入頻率轉換到51個可能的輸出頻率對（OUT1和OUT2）的標準輸入/輸出頻率轉換矩陣。

雖然AD9550嚴格按照CMOS工藝制造，但其輸出與LVPECL、LVDS或單端CMOS邏輯電平兼容。

AD9550的工作溫度范圍為?40°C至+85°C工業溫度范圍。
數據表：*附件：AD9550整數N分頻時鐘轉換器，適合有線通信應用技術手冊.pdf

應用

• 高頻VCXO、OCXO和SAW諧振器的高性價比替代產品
• 靈活的頻率轉換支持以太網、T1/E1、SONET/SDH、GPON、xDSL等有線應用
• 無線基礎設施
• 測試與測量（包括手持式設備）

特性

• • 將預設標準輸入頻率轉換為標準輸出頻率
• 輸入頻率范圍：8 kHz至200 MHz
• 輸出頻率最高可達810 MHz LVPECL和LVDS (200 MHz CMOS)
• 預設引腳可編程頻率轉換比
• 片內VCO
• 單端CMOS參考輸入
• 2路輸出時鐘（可獨立編程為LVDS、LVPECL或CMOS）
• 3.3 V單電源供電
• 極低功耗：<450 mW（多數條件下）
• 小型封裝：5 mm × 5 mm
• 超過Telcordia GR-253-CORE的抖動產生、轉換和容差要求

框圖

引腳配置描述

典型性能特征

說明

AD9550接受一個輸入參考時鐘REF。輸入時鐘路徑包括一個可選的5分頻預分頻器、一個可選的2倍頻乘法器，以及一個14位可編程除法器（R）。輸出是R除法器輸出到鎖相環（PLL）的驅動信號。

PLL根據VCO反饋分頻器（N）的值，將R除法器的輸出轉換為VCO工作范圍內（3.35GHz至4.05GHz）的頻率。VCO預分頻器（P_{o}）將VCO輸出頻率按整數因子5至11進行降低，從而得到305MHz至810MHz范圍內的中間頻率。10位的**P_{n}和P_{o}除法器可進一步降低P_{o}**輸出頻率，以分別在OUT1和OUT2產生最終的輸出時鐘頻率。

因此，從參考輸入到輸出的頻率轉換比取決于5分頻預分頻器的選擇、2倍頻乘法器、三個R除法器的值、N除法器以及P_{n}、**P_{o}和P_{reconfig}**的值。這些參數通過Ax和Yx引腳的預配置設置自動設定（見“預設頻率”部分）。

預設頻率

頻率選擇引腳（A3至A0和Y5至Y0）允許用戶根據引腳邏輯狀態（見圖23），通過硬件設置器件的預設輸入和輸出頻率。引腳接地或連接到邏輯0或邏輯1，分別進行解碼。

A3至A0引腳允許用戶從表6中所示的15個輸入參考頻率中選擇一個。器件根據引腳應用的邏輯電平，設置合適的5分頻預分頻器、2倍頻乘法器以及R除法器（R）的值。

5分頻預分頻器和2倍頻乘法器使PLL輸入頻率為16kHz或403kHz。有兩個例外情況。第一種情況是A3至A0 = 1101，此時PLL輸入頻率為155.52/59MHz；第二種情況是A3至A0 = 1110，此時PLL輸入頻率根據Y5至Y0引腳的值，為1.5625MHz或4.86MHz。

Y5至Y0引腳允許用戶從表7中所示的52個輸出頻率組合（f_{out1}和f_{out2}）中選擇一個。器件根據應用到Yx引腳的邏輯電平，設置合適的**P_{n}和P_{o}**設置值。不過請注意，選擇101101至110010需要A3至A0 = 1101，選擇110011需要A3至A0 = 1110。

PLL反饋分頻器的值（N）以及電荷泵電流（CP）的控制設置取決于表8中所示的Ax和Yx引腳設置的組合。