概述
AD9575是一款高度集成的雙路輸出時鐘發生器，包括一個針對網絡定時而優化的片內PLL內核。整數N分頻PLL設計基于ADI公司成熟的高性能、低抖動頻率合成器系列，可實現線路卡的較高性能。對相位噪聲和抖動要求苛刻的其它應用也能受益于該器件。
數據表：*附件：AD9575雙路輸出網絡時鐘發生器技術手冊.pdf

PLL部分由低噪聲鑒頻鑒相器(PFD)、精密電荷泵、低相位噪聲壓控振蕩器(VCO)和引腳可選的反饋與輸出分頻器組成。通過連接一個外部晶振，可以將常用的網絡輸出頻率鎖定至輸入參考。輸出分頻比和反饋分頻比可針對所要求的輸出速率，通過引腳進行編程。無需外部環路濾波器，從而節省寶貴的設計時間和電路板空間。

AD9575提供16引腳、4.4 mm × 5.0 mm TSSOP封裝，可以采用3.3 V單電源供電。溫度范圍為?40°C至+85°C。

應用

• GbE/FC/SONET 線路卡、交換機和路由器
• CPU/PCI-E 應用
• 低抖動、低相位噪聲時鐘產生

特性

• 完全集成的VCO/PLL內核
• 均方根抖動：0.39 ps（12 kHz至20 MHz，156.25 MHz）
• 均方根抖動：0.15 ps（1.875 MHz至20 MHz，156.25 MHz）
• 均方根抖動：0.40 ps（12 kHz至20 MHz，106.25 MHz）
• 均方根抖動：0.15 ps（637 kHz至10 MHz，106.25 MHz）
• 輸入晶振頻率：19.44 MHz、25 MHz或25.78125 MHz
• 針對33.33 MHz、62.5 MHz、
  100 MHz, 106.25 MHz, 125 MHz, 155.52 MHz, 156.25 MHz,
  159.375 MHz, 161.13 MHz, 和312.5 MHz輸出，提供引腳可選的分頻比
• LVDS/LVPECL/LVCMOS輸出格式
• 集成環路濾波器
• 4.4 mm × 5.0 mm TSSOP封裝，節省空間
• 欲了解更多特性，請參考數據手冊

框圖

引腳配置描述

典型性能特征

操作理論
圖17展示了AD9575的框圖。該芯片具有一個鎖相環（PLL）核心，可通過引腳編程配置，以生成特定的時鐘頻率。通過對select引腳、SEL0和SEL1進行適當連接，可確定反饋分頻器（n）、LVDS輸出分頻器（m）和LVCMOS輸出分頻器（k）的分頻比（詳見表12 ）。在模式1和模式4中，可通過將引腳16連接到GND（輸出33.33MHz ），或讓引腳16保持未連接狀態（輸出62.5MHz ），將引腳10配置為LVCMOS輸出。搭配工作在2.488GHz至2.55GHz范圍的頻段選擇壓控振蕩器（VCO），可生成各種常用的網絡參考頻率。此PLL基于亞德諾半導體成熟的合成器技術，具備出色的相位噪聲性能。AD9575集成度高，包含環路濾波器、電源噪聲抑制調節器，以及所有必要的分頻器、輸出緩沖器和晶體振蕩器。用戶只需提供外部晶體，即可實現時鐘解決方案，無需處理器干預。

鑒頻鑒相器（PFD）和電荷泵

PFD接收來自參考時鐘和反饋分頻器的輸入信號，生成一個與二者相位和頻率差成比例的輸出信號。圖18展示了其簡化示意圖。
（圖18：PFD簡化示意圖 ）

電源

AD9575要求**V_{s}**電源為3.3V ± 10% 。規格部分給出了AD9575在此電源電壓范圍內的預期性能。絕對最大電壓范圍為 - 0.3V至 + 3.6V，VDD、VDDA、VDDX、GND和VDD_CMOS引腳的電壓絕不能超出此范圍。

在印刷電路板（PCB）布局中，應遵循良好的工程實踐來處理電源線路和接地層。電源應在PCB上通過足夠容量（>10μF）的電容進行旁路。AD9575的所有電源引腳都應盡可能靠近器件，用合適的電容（0.1μF）進行旁路。AD9575評估板的布局就是一個很好的范例。

LVPECL時鐘分配

由于LVPECL輸出為開路發射極，因此需要直流端接來驅動輸出晶體管。圖19中的簡化等效電路展示了LVPECL輸出級。
（圖19：LVPECL交流耦合端接 ）

在大多數應用中，建議采用如圖20所示的標準LVPECL遠端端接方式。電阻網絡的設計旨在匹配傳輸線阻抗（50Ω）和所需的開關閾值（1.3V）。