概述
ADCLK905（單輸入/單輸出）、ADCLK907（雙通道單輸入/單輸出）和ADCLK925（單輸入/雙輸出）為超高速時鐘/數據緩沖器，采用ADI公司專有的XFCB3硅鍺(SiGe)雙極性工藝制造。
數據表：*附件：ADCLK925超快型SiGe ECL時鐘 數據緩沖器技術手冊.pdf

ADCLK905/ADCLK907/ADCLK925內置全擺幅射極耦合邏輯（ECL）輸出驅動器。對于PECL（正ECL）工作模式，將VCC偏置至正電源，將VEE 偏置至接地。對于NECL(負ECL)工作，VCC偏置至接地，VEE 偏置到負電源。

緩沖器具備95 ps的傳播延遲、7.5 GHz的觸發率、10 Gbps的數據速率以及60 fs的隨機抖動(RJ)。

輸入含有100 Ω的中心抽頭片內端接電阻。提供VREF引腳用于偏置交流耦合輸入。

ECL輸出級旨在從各端將800 mW直接驅動至端接于VCC ? 2 V的50 Ω負載，從而獲得1.6 V的總差分輸出擺幅

ADCLK905/ADCLK907/ADCLK925提供16引腳LFCSP封裝。

應用

• 時鐘和數據信號恢復和電平轉換
• 自動測試設備(ATE)
• 高速儀器儀表
• 高速線路接收機
• 閾值檢測
• 轉換器時鐘

特性

• 傳播延遲：95 ps
• 反轉率：7.5 GHz
• 典型輸出上升/下降：60 ps
• 隨機抖動(RJ)：60 fs
• 兩個輸入引腳上均有片內端電極
• 擴展工業溫度范圍：?40°C至+125°C
• 電源：2.5 V至3.3 V (VCC – V EE )

應用信息

電源/接地布局與旁路

ADCLK905/ADCLK907/ADCLK925緩沖器是為甚高速應用而設計的。因此，必須采用高速設計技術才能達到規定的性能。

對于負電源（VEE）和正電源（VCC）平面，使用低阻抗電源層是多層板設計中極為重要的部分。為開關電流提供最低阻抗的回流路徑，可確保在目標應用中實現最佳性能。

對輸入和輸出電源進行充分旁路也很關鍵。應在每個電源引腳幾英寸范圍內放置一個1 μF的電解旁路電容接地。此外，還應盡可能靠近每個VEE和VCC電源引腳放置多個0.001 μF的高品質旁路電容，并通過冗余過孔連接到接地層。高頻旁路電容應精心挑選，以實現最低的電感和等效串聯電阻（ESR）。應嚴格避免寄生布局電感，以最大限度提高高頻旁路的有效性。

輸出級

只有采用合適的傳輸線端接，才能實現規定的性能。ADCLK905/ADCLK907/ADCLK925緩沖器的輸出設計用于直接驅動800 mV電壓進入50 Ω電纜或微帶/帶狀線傳輸線，端接電阻為50 Ω，參考電壓為VCC - 2 V。圖25所示的PECL輸出級在參考文獻25中有詳細說明。為實現最佳傳輸線匹配，若要傳輸高速信號，走線長度應小于1厘米，此時需采用微帶線或帶狀線技術，以確保合適的轉換時間，并防止過度的輸出振鈴以及與脈沖寬度相關的傳播延遲偏差。

優化高速性能

與任何高速電路一樣，恰當的設計和布局技術對于實現規定的性能至關重要。雜散電容、電感、電感電源和接地阻抗，或其他布局問題，都可能嚴重限制性能并導致振蕩。信號和輸出傳輸線的不連續性也會嚴重限制規定的抖動性能，降低有效輸入數據速率。

在50 Ω的環境中，輸入和輸出匹配對性能有顯著影響。該緩沖器為D和D輸入引腳提供內部50 Ω端接電阻。返回端通常應連接到參考引腳（若有提供）。必須謹慎設置端接電位，使用陶瓷電容防止輸入信號因端接回路中的寄生電感而產生不必要的畸變。如果輸入直接耦合到信號源，必須注意確保引腳處于額定的輸入差分和共模范圍內。

如果回路浮空，器件會呈現100 Ω交叉端接，但此時信號源必須控制共模電壓并提供輸入偏置電流。

輸入引腳之間設有靜電放電（ESD）鉗位二極管，以防止對輸入轉換器造成過度應力。如需鉗位，建議使用合適的外部二極管。

緩沖器隨機抖動

ADCLK905/ADCLK907/ADCLK925經過專門設計，可在較寬的輸入轉換速率范圍內最大限度地降低附加隨機抖動。只要有足夠的電壓擺幅，隨機抖動受輸入信號轉換速率的影響最大。只要有可能，過大的輸入信號都應使用快速肖特基二極管進行鉗位，因為限幅器會降低轉換速率。輸入信號走線長度應小于幾厘米，并且應采用低損耗電介質或具有良好高頻特性的電纜。

典型應用電路