概述
AD8368是一款內置模擬線性dB增益控制功能的可變增益放大器(VGA)，可以在低頻至800 MHz頻率范圍內工作。由于采用ADI公司的X-AMP?架構，這種創新技術可實現高性能可變增益控制，因此該器件具有出色的增益范圍、一致性和平坦度。
數據表：*附件：AD8368 800MHz, 線性dB VGA內置AGC檢測器技術手冊.pdf

?12 dB至+22 dB增益范圍可以按照37.5 dB/V精確調整，一致性誤差極小。AD8368的3 dB帶寬標稱值為800 MHz，其與增益設置無關。在140 MHz、最大增益時，OIP3為33 dBm。輸出本底噪聲為?143 dBm/Hz，最大增益時的相應噪聲系數為9.5 dB。單端輸入和輸出阻抗標稱值為50 Ω。

通過將引腳MODE拉至正電源電壓或地電壓，AD8368的增益可分別設定為增益控制電壓的增函數或減函數。當引腳MODE被拉至高電平時，AD8368將作為增益增加的典型VGA工作。

通過將引腳MODE接地并使用片上均方根檢測器，AD8368可以配置為具有RSSI的完整自動增益控制(AGC)系統。輸出功率與內部默認設置電平63 mV 均方根值（?11 dBm以50 Ω為基準）精確一致，與波形的波峰因素無關。由于在DETI上可以獲得非專用檢測器輸入，因此在最大34 dB輸入功率范圍內，AGC環路可以決定AD8368輸出或信號鏈任何點的電平。此外，將輸出信號作用于檢測器之前，通過減小輸出信號可以提高設置電平。

AD8368采用4.5 V至5.5 V電源供電，功耗為60 mA。將引腳ENBL接地即可進入完全省電狀態，此時功耗小于3 mA。AD8368采用ADI公司的專有SiGe SOI互補雙極性IC工藝制造，提供24引腳LFCSP封裝，工作溫度范圍為?40°C至+85°C工業溫度范圍。應用電路板也可提供。

應用

• 完整中頻AGC放大器
• 增益調整和校平
• 蜂窩基站
• 點對點無線電鏈路
• RF儀器儀表

特性

• 模擬可變增益范圍：-12 dB至+22 dB
• 線性dB調整比例：37.5 dB/V
• 3 dB帶寬：800 MHz (V ^GAIN^ = 0.5 V)
• 集成均方根檢測器
• P1dB：16 dBm (140 MHz)
• 輸出IP3：33 dBm (140 MHz)
• 最大增益時的噪聲系數：9.5 dB (140 MHz)
• 輸入和輸出阻抗：50 Ω
• 單電源供電：4.5 V至5.5 V
• 符合RoHS標準，24引腳LFCSP封裝

框圖

引腳配置描述

典型性能特征

電路說明

AD8368是一款單端可變增益放大器（VGA），帶寬為800MHz，增益范圍為 - 12dB至+22dB，增益跨度為34dB。它集成了一個輸出失調檢測器，可用于在VGA周圍形成緊密的自動增益控制（AGC）環路。利用亞德諾半導體（Analog Devices）的專利X - AMP架構，AD8368可實現出色的dB線性增益控制，以及卓越的輸入三階交調截點（IIP3）和噪聲系數（NF）。該器件還具有50Ω的輸入和輸出阻抗，便于使用。

主信號路徑如圖30所示，包括一個可變輸入衰減器，其后是固定增益放大器和輸出緩沖器。這種架構能夠在增益設置變化時，保持恒定的三階交調截點（OIP3）和輸出噪聲本底。因此，OIP3和輸入三階交調截點（IIP3）每降低1dB增益會增加1dB，從而使該器件在不同增益設置下具有恒定的動態范圍。

輸入衰減器和插值器

輸入衰減器由一個18段電阻梯形網絡構成，每級提供2dB的衰減。電阻梯形網絡在提供精確50Ω輸入阻抗的同時，還能作為線性插值器?？勺兛鐚饔糜趶奶菪尉W絡的適當抽頭點選擇衰減后的信號，并將該信號饋送到固定增益放大器。為實現連續的增益控制功能，增益插值器會對可變抽頭點的增益進行加權求和，這些抽頭點通過精心控制可變增益級來實現。

固定增益級和輸出緩沖器

可變抽頭點的加權和被饋入固定增益級，該級驅動輸出緩沖器。電阻性輸入衰減器對輸出緩沖器的貢獻極小，因為它作為無源端接，動態范圍主要由固定增益放大器的噪聲和失真決定。這種架構解釋了為何該器件在增益設置變化時，能保持恒定的OIP3和輸出噪聲本底，以及相應的輸入三階交調截點（IIP3）和噪聲系數（NF），且增益每降低1dB，IIP3僅增加可忽略不計的50Ω。輸出緩沖器具有6dB的增益，并提供寬帶單端輸出。

輸出失調校正

輸入引腳INPT的直流電平由內部基準電壓驅動至V/2。可使用外部去耦電容CDEC來獲得此基準電壓。輸出引腳OUTP的直流電平通過失調校正環路調節至相同的中間電源基準電壓，該環路獨立于增益設置、溫度和工藝。此低通響應會在信號路徑中產生一個高通轉角頻率，可通過選擇CDEC和CINPL來設置該頻率。

輸入和輸出耦合電容的選擇應使其在感興趣的頻率下，相對于50Ω呈現低阻抗，以免影響高通轉角頻率。在這種情況下，高通轉角頻率可由CINPL或CDEC決定，它們在失調校正反饋路徑中相互獨立。這些極點中較高的那個決定高通轉角頻率，計算公式如下：

其中CINPL和CDEC的單位為nF。

使用此方法設置高通頻率時，另一個電容的極點應至少比所需頻率低30倍。此外，請注意CDEC代表DECL引腳上的總去耦電容。

輸入和輸出阻抗

AD8368提供單端寬帶50Ω輸入和輸出阻抗。在不同增益設置下，其與50Ω的匹配度極佳。輸入和輸出引腳必須與外部大去耦電容交流耦合，以防止直流電平使耦合電容飽和，確保其在輸入和輸出緩沖器處相對于50Ω呈現可忽略不計的阻抗。