概述
AD9174是一款高性能、雙通道、16位數模轉換器(DAC)，支持高達12.6 GSPS的DAC采樣速率。該器件具有8通道、15.4 Gbps JESD204B數據輸入端口、高性能片內DAC時鐘倍頻器和數字信號處理功能，適合單頻段和多頻段直接至射頻(RF)無線應用。
數據表：*附件：AD9174雙路、16位、12.6 GSPS RF DAC和直接數字頻率合成器技術手冊.pdf

AD9174的每個RF DAC數據路徑具有三個復數數據輸入通道。每個輸入通道完全可旁路。每個數據輸入通道（或通道選擇器）包括可配置增益級、插值濾波器和通道數控振蕩器(NCO)，方便靈活的多頻段頻率規劃。AD9174支持高達3.08 GSPS復數（同相/正交(I/Q)）或高達6.16 GSPS非復數（實數）的輸入數據速率，能夠將多個復數輸入數據流分配至指定通道進行單獨處理。每組三個通道選擇器增加到各自的主數據路徑中，以便在需要時進行額外處理。每個主數據路徑包括一個插值濾波器和一個位于RF DAC內核之前的48位主NCO。通過使用調制器開關，主數據路徑輸出可單獨連接到DAC0以便用作單一DAC，或連接到DAC0和DAC1以便用作雙通道、中頻DAC (IF DAC)。

AD9174還支持超寬數據速率模式，以便旁路通道選擇器和主數據路徑，從而作為單通道16位DAC提供高達6.16 GSPS的數據速率，或作為雙通道16位DAC提供高達3.08 GSPS的數據速率，或作為雙通道12位置DAC提供高達4.1 GSPS的數據速率。

此外，AD9174中的主要NCO模塊包含一組31個32位NCO，每個都有獨立的相位累加器。此組與用于NCO編程的80 MHz串行外設接口(SPI)相結合，可實現相位相干快速跳頻(FFH)，適合在工作期間連續調整NCO頻率的應用。

AD9174采用144引腳BGA_ED封裝。

應用

• 無線通信基礎設施
  • 多頻段基站無線電
  • 微波/E頻段回程系統
• 儀器儀表、自動測試設備(ATE)
• 雷達和干擾發射器

特性

• 支持多頻段無線應用
  • 每個 RF DAC 具有 3 個可旁路復用數據輸入通道
  • 每個輸入通道的最大復用輸入數據速率
    達 3.08 GSPS
  • 每個輸入通道具有 1 個獨立的 NCO
• 專用的低雜散和失真設計
  • 雙信號音 IMD3 = 1.84 GHz 時為 ?83 dBc，?7 dBFS/音調 RF 輸出
  • 1.84 GHz 時 SFDR
• 靈活的 8 線、15.4 Gbps JESD204B 接口
  • 支持單頻段和多頻段使用案例
  • 支持 12 位高密度模式，用于增加的數據吞吐量
• 多芯片同步
  • 支持 JESD204B 子類 1
• 可選擇內插濾波器，適用于全套輸入數據速率
  • 1×、2×、3×、4×、6× 和 8× 可配置數據通道插值
  • 1×、2×、4×、6×、8× 和 12× 可配置最終插值
• 最終的 48 位 NCO，以 DAC 速率運行，可支持高達 6 GHz 的頻率合成
• 發射使能功能可實現額外省電和下游電路保護
• 高性能、低噪聲 PLL 時鐘倍頻器
  • 支持 12.6 GSPS DAC 更新率
  • 具有可選分頻比的觀察 ADC 時鐘驅動器
• 低功耗
  • 2.54 W，12 GSPS 時為 2 DAC，10 mm × 10 mm 上的 DAC PLL，具有金屬增強隔熱蓋的 144 球 BGA_ED 封裝，間距為 0.80 mm

框圖

引腳配置和功能描述

典型性能特征

模擬接口

數模轉換器（DAC）輸入時鐘配置

AD9174的數模轉換器采樣時鐘或設備時鐘（DACCLK）可以通過CLKIN±引腳（引腳H12和J12）直接接收，也可以通過集成在芯片上的鎖相環/壓控振蕩器（PLL/VCO）產生，該PLL/VCO由同一CLKIN±差分輸入引腳提供的參考時鐘驅動。DACCLK為AD9174內的所有時鐘域提供參考。

AD9174使用一個低抖動差分時鐘接收器，能夠直接連接到差分或單端時鐘源。由于輸入是自偏置的，標稱阻抗為100Ω，建議時鐘源通過CLKIN±引腳交流耦合。通過更高的時鐘輸入電平（更大的擺幅）可以改善相位噪聲性能，但要在推薦的最大限制范圍內。因為DACCLK是模擬內核（DACx）內數據的采樣時鐘，所以AD9174模擬輸入引腳上信號的質量直接影響DAC的模擬性能。選擇一個具有與目標應用要求相符的相位噪聲和雜散特性的時鐘源至關重要。一般來說，使用PLL/VCO或其他時鐘倍頻器（內部或外部）對DAC進行操作，也會使相位噪聲成倍增加。要獲得最佳的相位噪聲性能，通常是使用外部時鐘以所需的DAC時鐘速率運行，并繞過PLL/VCO。

在低相位噪聲不是關鍵要求的情況下，PLL/VCO為AD9174提供了一種便捷的方式，使其能夠在高達12.4 GHz的DAC時鐘速率下運行，而無需復雜的多千兆赫茲時鐘解決方案。PLL參考頻率（通常在CLKIN±處）的量級可以比所需的DACCLK速率低幾個數量級。PLL為下游的VCO生成一個控制電壓，實際上是將參考時鐘倍頻到所需的DACCLK頻率。

圖88展示了AD9174由直接時鐘驅動時的典型相位噪聲性能（默認啟用校正），并與片上PLL/VCO產生的相位噪聲進行了對比。