博客作者：Zachariah Peterson

高層數(shù) PCB 的布線策略豐富多樣，具體取決于 PCB 的功能。這類電路板可能涉及多種不同類型的信號(hào)，從低速數(shù)字接口到具有不同信號(hào)完整性要求的多個(gè)高速數(shù)字接口。從布線規(guī)劃和為各接口分配信號(hào)層的角度來(lái)看，這無(wú)疑是一項(xiàng)極具挑戰(zhàn)性的任務(wù)。

提及高層數(shù) PCB 的布線策略，就不得不談到眾多BGA封裝的引腳布局設(shè)計(jì)。高引腳數(shù) BGA 通常包含多種不同的數(shù)字接口，尤其是當(dāng)元件為典型的微處理器或FPGA時(shí)。這是導(dǎo)致 PCB 層數(shù)增加的最常見因素之一。

由于高層數(shù)設(shè)計(jì)中往往同時(shí)面臨多個(gè)挑戰(zhàn)，本文將逐一解析這些挑戰(zhàn)，并分享能夠成功實(shí)現(xiàn)高層數(shù) PCB 布線的實(shí)用策略。

是什么導(dǎo)致 PCB 層數(shù)增加？

如引言所述，導(dǎo)致 PCB 層數(shù)變高的最常見因素是大型BGA元件的存在。這類元件在器件底部具有高密度引腳，為使信號(hào)到達(dá)每個(gè)引腳，需要更多的線路層。由于這些元件多為專用ASIC、微處理器或FPGA，它們還集成了大量對(duì)信號(hào)完整性和布線要求各異的數(shù)字接口，以及眾多電源和接地引腳。

許多設(shè)計(jì)師都能熟悉估算 BGA 引腳全連接所需層數(shù)的簡(jiǎn)單公式。當(dāng) BGA 的焊球間距足夠大（允許在引腳間布線）時(shí)，每層信號(hào)層可容納兩行 BGA 引腳：

對(duì)于粗間距 BGA 封裝（焊球間可布置走線），每層可布線 2 行 / 列信號(hào)。 部分 BGA 封裝的焊盤布局較為復(fù)雜，內(nèi)層行可能存在缺失的焊球（如下圖示例），此類 BGA 的層數(shù)計(jì)算通常不同于上述標(biāo)準(zhǔn) BGA。

當(dāng)元件引腳間距極細(xì)（BGA 焊盤間無(wú)法布線）時(shí)，所需層數(shù)需翻倍；若大量引腳為電源和接地引腳，層數(shù)則會(huì)減少。此外，大量四方扁平封裝（Quad 封裝）也可能導(dǎo)致高層數(shù)需求，但其引腳數(shù)通常遠(yuǎn)低于中等尺寸 BGA（高端 Quad 封裝約有幾百個(gè)引腳，而中等 BGA 引腳數(shù)更高）。

四大核心布線策略

策略 1：“無(wú)策略”

“無(wú)策略” 策略是迄今為止最簡(jiǎn)單的方法，其核心是在確保可布線性的同時(shí)盡量減少層數(shù)。具體實(shí)施方式包括：選擇所需層數(shù)并通過(guò)標(biāo)準(zhǔn)扇出方法從 BGA 布線、采用固定層數(shù)緊湊排布所有走線，或自由布線并根據(jù)需求添加新信號(hào)層。該策略適用于以下場(chǎng)景：

無(wú)需按阻抗規(guī)格將不同信號(hào)分隔到不同層

所有接口均無(wú)阻抗要求（如串行外設(shè)接口 SPI）

所有接口的阻抗要求一致

有阻抗規(guī)格要求的接口數(shù)量極少（如 1-2 個(gè)）

盡管采用這種策略的布線可能顯得不夠規(guī)整，但通過(guò)弱化信號(hào)完整性要求以換取可布線性，能有效控制層數(shù)，避免其層數(shù)高于其他策略。

示例：該并行接口從 BGA（右下角）起始布線，連接至外接 LCD 模塊（左上角）。

策略 2：按接口優(yōu)先級(jí)分配層

在此策略中，特定的阻抗受控接口會(huì)被分配專屬的信號(hào)層，并且主要在這些層內(nèi)進(jìn)行布線。制造商隨后采用阻抗控制方法，確定構(gòu)建電路板層疊結(jié)構(gòu)時(shí)使用的電氣特性。當(dāng)存在多個(gè)需要阻抗控制且可能具有不同目標(biāo)阻抗值的高速接口時(shí)，可采用這種策略。對(duì)于部分差分接口，盡管其標(biāo)稱阻抗目標(biāo)相同，但帶寬需求可能不同，這就需要為不同接口設(shè)置不同的線寬和間距。 在下方示例圖中，展示了 16 層疊結(jié)構(gòu)中多個(gè)數(shù)字接口的分層分配情況，涉及的接口包括：

DDR4

CSI-2

1 Gbps LVDS

10 Gbps 以太網(wǎng)

具體可見下方圖表中這些接口如何被分配到不同層中。

高層數(shù) PCB 中多數(shù)字接口的高速布線示例 您會(huì)注意到這些層上存在一些空白區(qū)域。需要明確的是，這種分層策略的主要目標(biāo)是讓制造商更容易實(shí)現(xiàn)阻抗規(guī)格定義。當(dāng)每層僅對(duì)應(yīng)一種阻抗規(guī)格時(shí)，制造商就能更便捷地生產(chǎn)出滿足每個(gè)接口阻抗目標(biāo)的層疊結(jié)構(gòu)。 該策略的缺點(diǎn)在于可能會(huì)導(dǎo)致層數(shù)增加，且部分層會(huì)出現(xiàn)未利用的空白區(qū)域。若有需要，您可以用額外的地線或銅電源鋪銅來(lái)填充一些空白區(qū)域。在某些設(shè)計(jì)中，我傾向于將這些區(qū)域用于布置電源鋪銅，這甚至可能讓我省去一個(gè)專用電源層。此外，您仍然可以使用這些阻抗控制層來(lái)傳輸?shù)退倩蚺渲眯盘?hào)，只要它們不要擠得太靠近高速走線即可。

策略 3：高速層與低速層分離

此策略適用于需要阻抗控制的接口數(shù)量較少，或所有阻抗受控接口具有相同阻抗要求的場(chǎng)景。通過(guò)將信號(hào)分隔到專用的高速層和低速層，可實(shí)現(xiàn)更清晰的分層設(shè)計(jì)。這類似于在六層板中設(shè)置四個(gè)信號(hào)層，將低速信號(hào)層相鄰放置的做法。 這種策略適合采用正交布線（相鄰層信號(hào)走向垂直），尤其當(dāng)?shù)退傩盘?hào)分布在相鄰層時(shí)效果更佳。例如，下方示例中的布線在兩個(gè)不同層上的元件之間采用正交走向：

這些輸入 / 輸出（I/O）屬于同步SDRAM接口，通過(guò)正交布線方法可輕松連接至存儲(chǔ)芯片。 由于低速信號(hào)占比比較高，此策略面臨的信號(hào)完整性挑戰(zhàn)較少，有助于維持合理的層數(shù)，避免因過(guò)度分層導(dǎo)致設(shè)計(jì)復(fù)雜。

策略 4：電源與信號(hào)共層設(shè)計(jì)

在高層數(shù)電路板設(shè)計(jì)中，我經(jīng)常采用的另一種布線策略是將部分信號(hào)與電源鋪銅整合到同一層。 層數(shù)增加的常見原因不僅是需要布線的信號(hào)或接口數(shù)量龐大，多個(gè)電源通路和電源供應(yīng)也會(huì)導(dǎo)致層數(shù)上升。新手設(shè)計(jì)師可能認(rèn)為每個(gè)電源通路都需要一個(gè)專用電源層，但這會(huì)導(dǎo)致創(chuàng)建過(guò)多層數(shù)，使用不必要的銅箔。更優(yōu)的策略是將電源通路以多邊形鋪銅形式繪制在層上。 在繪制了電源鋪銅的層中，允許布置信號(hào)走線，尤其是低速信號(hào)或配置信號(hào)。如下圖所示的示例布線：

只要保持足夠間距，在電源層布線是可行的。 這種方法可與策略 2 結(jié)合使用，利用未分配給接地層的剩余層來(lái)布置低速信號(hào)，而高速信號(hào)仍可根據(jù)需要在策略 2 下?lián)碛袑賹印Ｍㄟ^(guò)省去專用電源層和低速信號(hào)層，有效避免層數(shù)過(guò)高。 此外，含電源鋪銅的層仍可布置阻抗受控走線，但需執(zhí)行間距規(guī)則以防止過(guò)大電容影響走線阻抗。這與在共面接地層布線的原理一致：避免使用全局電氣間距規(guī)則，而是創(chuàng)建網(wǎng)絡(luò)和層專屬的間距規(guī)則。在 Altium Designer 中，可通過(guò)自定義查詢（利用 InNet/InNetClass 和 InLayer 條件）設(shè)置此類規(guī)則。

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