一背景

各位工程師你們好，相信各位在入門整改時都被這個問題困擾過，繞過幾次彎路后，成功晉升大佬。大家對于時鐘問題的排查也越發熟練了，那是否有一套連招，可以快速幫我們捋清楚整改排查的思路呢？

結果是必然的，是可以總結借鑒的。持續精進一直是我司價值觀之一，把問題簡單化，思路具象化是我們可以快速提升的方法之一。無論是時鐘問題還是電源問題，對于問題的排查思路是我們整改工程師最需要具備的能力，這里沒有之一！因為當我們復盤案件時，會發現大部分時間都在排查階段。吉德林法則：把難題清清楚楚地寫出來，便已經解決了一半。今天我們一起討論一下時鐘問題的排查思路。

二案例分析

話不多說，舉個例子！

1.案例的產品是一款全金屬外殼的戶外紅外安防攝像頭，主要的問題當然是時鐘問題超標，摸底測試數據如下：

看一下受害人筆錄：

在那次失敗的認證場地中，兇手就是他們仨！54！90！126！

（鎖定超標時鐘頻率）

也不知道他們仨是不是同宗同源的一家人，間隔36mhz。

（找尋時鐘間隔規律）

事發當時好像還有其他人，也不知道他們是不是一伙的！

（多個時鐘的排查，則需要弄清楚時鐘相互間隔關系，給他們分別記在小本本上面）

2.場面一度混亂，我們還是看一下案發當地情況吧，一起看看產品結構吧。

好的，進入誰是臥底環節了，本來是想一個一個拎出來，掏出我們的頻譜儀審訊。但是武功秘籍第二頁說：一個一個掃多慢啊，直接給他們電掐掉！（非常高效的措施：從外部斷模塊，找到接插件就是一頓插拔！）

先是切斷電池電源板出來的線束，雖然機器本身是電池供電，是干凈的，但是防止時鐘噪聲從線束耦合輻射出來。這一步時鐘是有所下降的，證明時鐘噪聲的路徑多數是從線束出去，但是數據仍然超標。

接下來我們拔掉主控板上的線束，主控板有三個接插件，分別是：

（1）向上連接的主板與云臺信號的通訊線；

（2）向上連接FPGA板的通訊和電源線；

（3）向下連接的通訊和電源線。

我們對比著數據依次拔掉，發現拔掉連接FPGA的接插件時，數據有明顯下降。雖然已經基本鎖定嫌疑人了，但是本著對排查思路的嚴謹性，在整改的過程中時時刻刻抓住整改三要素：

（1）噪聲源；

（2）耦合路徑；

（3）敏感設備。

需要更多的信息排除其他可能性，追根溯源，讓切斷模塊進行的更徹底，讓噪聲源頭更具體，讓耦合路徑也更清晰。

繼續拔！一路向上！第三塊板云臺伺服板，這個板上除了控制電機部分，就是傳輸FPGA板信號通訊和電源轉接路過的接插件。分別斷開有關云臺的通訊和電源后，數據毫無變化，進一步佐證噪聲源頭不是云臺伺服板。

最后一塊板子，在拔掉FPGA板向下傳輸的線束后，時鐘信號就沒有了。通過頻譜儀探測，在FPGA板上找到了源頭DVP信號，設置的基準值為18MHz。端口輸出到云臺伺服板是紅框左邊的金屬結構件，再通過紅框右邊的塑膠端口座子向下傳輸，且整條鏈路只有一條地線。單點接地，接地質量地，阻抗突變，導致鏈路成為主要耦合路徑，自上而下污染其他線束。

當然在我們實際的整改中走了不少彎路，通過各種簡單或復雜的手段驗證，武功秘籍中還記載了：排除法、頻譜分析儀頻點搜索法、元件固有頻率分析法等等，例如在外部通過繞磁環、區域斷模塊、區域接地降低阻抗，區域屏蔽模塊，頻譜找點，模塊固定頻率點篩查等，這些都是為了更快速的鎖定噪聲源，也可更好的區分主次要耦合路徑。

三整改措施

我們找到噪聲源頭是：FPGA板傳輸的DVP信號，設置的基準值為18MHZ。

耦合路徑是：FPGA輸出DVP信號的所有路徑，豎直方向從板內接插件向下傳輸的線束以及被耦合的所有路徑。

根據這兩點我們有以下措施可以做：

1.噪聲源：

在源頭做處理，使用我司的王牌產品——展頻晶振；為FPGA提供已經有展頻（擴頻）的時鐘。后續輸出時鐘自帶展頻效果，從而降低時鐘尖峰的能量強度，這也是最簡單最高效的手段。

2.耦合路徑：

在耦合路徑上有諸多環節，武功秘籍上說越靠近源頭越有效果，例如：

（1）濾波：DVP信號輸出的地方，增加RC或LC濾波。

（2）吸收：串磁珠、繞磁環和貼吸波材料，注意要根據各自的吸收頻率范圍來選擇。

（3）接地：時鐘信號包地、單點接地變多點接地、加強接地質量，降低噪聲回路阻抗。

（4）屏蔽：屏蔽罩、金屬外殼屏蔽、屏蔽線束。

最后的數據如下：

四總結

時刻牢記EMC整改三要素，解決措施都是次要，整改排查的思路才是主要的。在排查驗證的時候切記手段一定要考慮周全，一定要排查徹底。面對單板甚至多板的情況，思路則要更加清晰具體，控制好變量逐一對比。另外很多時候噪聲源和耦合路徑并不止一個，所以發現驗證的手段沒有改善，一般不用改回去。我們大可在得到有改善的數據時，一步步做減法，找到最關鍵的手段或措施即可。