文章來源：學習那些事

原文作者：小陳婆婆

本文介紹了在射頻前端模塊（RF-FEM）中使用的集成無源元件（IPD）技術。

集成無源元件（IPD）通過將電感、電容、天線等無源器件嵌入封裝基板，顯著提升了射頻前端模塊（RF-FEM）的性能與集成度，本文分述如下：

高Q值三維螺線圈電感技術

天線集成封裝（AiP）技術

毫米波系統級無源元件集成

扇出式WLSI封裝技術對比

晶圓級工藝驅動規模化降本

高Q值三維螺線圈電感技術

傳統二維螺旋電感受限于趨膚效應與鄰近效應，在毫米波頻段Q值急劇下降。扇出封裝通過以下創新實現性能提升：

立體結構優化

采用RDL層構建三維螺旋電感，線寬/間距（L/S）達2μm/2μm，層間通孔（VIA）間距5μm，形成緊湊型三匝線圈。與使用薄金屬的二維螺旋電感器相比， 在低損耗塑封料中使用厚金屬三維電感器可以獲得更高的Q值。

相較二維電感，3GHz頻點Q值提升1.6倍（達59），串聯電阻降低68%。

材料與工藝協同

使用低損耗環氧樹脂模塑料，將介質損耗降至0.1dB/mm以下；

通過電化學鍍（ECP）實現20μm厚銅布線，較薄金屬電感Q值提升40%。

電磁耦合抑制

正交布局雙電感耦合度較平行布局降低12dB，滿足多通道射頻前端隔離度要求（＞30dB）。

天線集成封裝（AiP）技術

5G毫米波頻段（24-86GHz）對天線封裝提出嚴苛挑戰，InFO技術通過三大創新實現突破：

低損耗互連通道

采用超光滑RDL表面處理（Ra＜5nm），將傳輸損耗控制在0.3dB，較有機基板降低35%；

通過激光誘導前向轉移（LIFT）技術實現芯片-天線垂直互連，過渡損耗僅0.2dB。

寬帶天線設計

開發槽型耦合貼片天線，通過RDL層構建饋電網絡，實現22.8%相對帶寬（56.6-71.2GHz）。

天線效率達65%，輻射實現大幅度增益，滿足5G NR FR2頻段覆蓋需求。

熱機械可靠性提升

通過EMC配方優化（CTE=8ppm/K），將熱循環壽命提升至1000次以上，滿足車載毫米波雷達可靠性要求。

毫米波系統級無源元件集成

InFO技術實現從電感到濾波器的全無源元件集成，典型應用包括：

高性能電感陣列

構建開口尺寸100μm的單匝線圈電感，5-49GHz頻段Q值＞20，自諧振頻率（SRF）達75GHz；

通過多層RDL堆疊，實現300pH/460pH/600pH多值電感集成，滿足不同頻段匹配需求。

濾波器與功率分配網絡

采用環形諧振器實現32GHz/64GHz雙頻點濾波，插入損耗＜1.5dB；

功率合成器損耗3.5dB，較片上器件降低34%，支持16通道相控陣波束成形。

傳輸線與阻抗匹配

共面波導（CPW）傳輸線損耗0.35dB，較CMOS后道工藝（BEOL）降低30%；

通過漸變線寬設計實現50Ω阻抗匹配，回波損耗＞15dB。

隨著5G-Advanced與6G技術演進，IPD技術正從單一元件集成向全頻段覆蓋、多功能融合方向發展，推動射頻前端模塊尺寸縮小50%以上，功耗降低40%。

扇出式WLSI封裝技術對比

為全面評估扇出式晶圓級系統集成（WLSI）封裝的競爭力，本研究對比了InFO PoP與倒裝芯片PoP（FC_PoP）、高帶寬存儲器FC-HMB PoP及硅通孔（TSV）3D IC在信號/電源完整性、熱管理、外形尺寸及成本等關鍵指標。

InFO PoP通過以下技術實現信號完整性提升

超細線寬布線：采用1μm/1μm L/S RDL，較FC PoP（5μm/5μm）信號路徑縮短30%，串擾降低15dB；

陣列化BGA設計：將傳統外圍引腳轉換為12×12陣列布局，使電源/地網絡覆蓋面積提升40%，同步開關噪聲（SSN）降低40%；

嵌入式去耦電容：在RDL層間集成MIM電容（容值密度0.5nF/mm2），將電源噪聲抑制至20mV以下。

相較之下，FC-HMB PoP雖通過額外基板實現BGA陣列，但受限于有機基板介電損耗（Dk≈3.8），60GHz頻段插入損耗達1.2dB，較InFO PoP高出0.7dB。

熱管理：直接散熱通道實現低溫升

InFO PoP的熱優勢源于：

低熱阻路徑：邏輯芯片直接貼裝于PCB，結-環境熱阻僅45℃/W，較FC PoP（Ψja=65℃/W）降低30%；

漏電流抑制：在1.2V工作電壓下，結漏電流（Ioff）僅0.8nA，較3D IC（Ioff=3.2nA）減少75%；

功率上限提升：允許SoC功耗達8W，較FC PoP提升23%，支持高性能計算（HPC）核心頻率突破3.5GHz。

FC-HMB PoP雖通過多層基板實現熱擴散，但總熱容增加導致瞬態熱時間常數（τ）延長至120ms，較InFO PoP（τ=85ms）響應速度降低29%。

外形尺寸：無基板設計突破厚度極限

無基板架構：總厚度僅0.8mm，較FC PoP（1.0mm）減薄20%，較3D IC（0.9mm）減薄11%；

垂直互連優化：采用銅柱通孔（Cu TIV）替代微凸點，z軸互連高度壓縮至50μm，較FC PoP（100μm）降低50%；

模塑料減薄技術：通過激光解鍵合（Laser Debonding）實現EMC厚度30μm，滿足可折疊設備鉸鏈區封裝需求。

晶圓級工藝驅動規模化降本

InFO PoP的成本優勢

工藝整合：利用WLSI平臺共享RDL、TIV及IPD工藝，較FC PoP減少30%工藝步驟；

良率提升：通過芯片先置（Die-First）方案與預補償算法，使12英寸晶圓級封裝良率達96%，較3D IC（82%）提升顯著；

材料復用：采用與CMOS后道工藝兼容的低損耗EMC（Dk=3.2），較FC-HMB PoP專用基板材料成本降低40%。

市場周期分析顯示，InFO PoP從設計到量產僅需16周，較FC PoP縮短40%，滿足5G終端快速迭代需求。

綜上所述，InFO PoP通過超細RDL、直接散熱通道及晶圓級工藝整合，在性能、功耗、尺寸及成本四維指標上形成綜合優勢，確立了其在移動計算與邊緣AI領域的標桿地位。