文章來源：學(xué)習(xí)那些事

原文作者：小陳婆婆

本文詳細(xì)介紹了晶圓級(jí)扇出系統(tǒng)及其集成技術(shù)。

晶圓級(jí)扇出封裝（FO-WLP）通過環(huán)氧樹脂模塑料（EMC）擴(kuò)展芯片有效面積，突破了扇入型封裝的I/O密度限制，但其技術(shù)復(fù)雜度呈指數(shù)級(jí)增長，本文分述如下：

兩代技術(shù)對(duì)比與系統(tǒng)集成

芯片先置與芯片后置工藝

塑封工藝與表面平坦化技術(shù)

再布線層（RDL）技術(shù)

垂直互連技術(shù)

兩代技術(shù)對(duì)比與系統(tǒng)集成

早期扇出封裝

早期扇出封裝以嵌入式晶圓級(jí)BGA（eWLB）為代表，通過單層RDL實(shí)現(xiàn)BGA球擴(kuò)展，但僅適用于低密度單芯片集成。

其工藝流程為：

切割硅晶圓并篩選KGD；

將芯片面朝下貼裝于臨時(shí)載板，進(jìn)行EMC塑封；

通過減薄工藝暴露芯片焊盤；

構(gòu)建單層RDL與UBM；

植球后切割為單顆器件。

該方案雖成本優(yōu)于倒裝芯片封裝，但受限于單層布線與尺寸約束（通常＜15mm×15mm）。

第二代扇出平臺(tái)

第二代扇出平臺(tái)通過三大革新實(shí)現(xiàn)系統(tǒng)級(jí)集成：

多層級(jí)RDL：采用雙層及以上銅布線，支持線寬/間距（L/S）達(dá)1μm/1μm的高密度互連；

異構(gòu)集成：集成邏輯芯片、HBM內(nèi)存及無源器件，形成2.5D/3D堆疊架構(gòu)；

熱管理優(yōu)化：通過EMC配方調(diào)整與金屬熱界面材料（TIM）集成，將熱阻降低40%。

InFO技術(shù)使移動(dòng)計(jì)算平臺(tái)實(shí)現(xiàn)30%以上的功耗下降與20%的能效提升，驗(yàn)證了其商業(yè)可行性。

芯片先置與芯片后置工藝

當(dāng)前扇出封裝存在兩條技術(shù)路線：

芯片先置（Die-First）

工藝流程：KGD貼裝→塑封→RDL布線→植球

優(yōu)勢：封裝厚度可壓縮至0.3mm以下，RDL直接沉積于芯片焊盤，消除微凸點(diǎn)結(jié)構(gòu)；

挑戰(zhàn)：塑封料固化收縮引發(fā)芯片偏移（典型偏差50-100μm），需通過預(yù)補(bǔ)償算法與光刻對(duì)準(zhǔn)修正。

案例：eWLB采用面朝下貼裝，通過載板表面粗糙度控制平面度；InFO則采用面朝上方案，依賴化學(xué)機(jī)械拋光（CMP）實(shí)現(xiàn)EMC全局平坦化。

芯片后置（RDL-First）

工藝流程：RDL布線→倒裝芯片鍵合→塑封→植球

優(yōu)勢：RDL層預(yù)先圖案化，芯片放置精度達(dá)±5μm；

局限：需引入微凸點(diǎn)（典型高度50μm），導(dǎo)致封裝厚度增加，且受限于焊盤間距（＞40μm）。

案例：SLIM技術(shù)采用銅柱凸點(diǎn)實(shí)現(xiàn)100μm節(jié)距互連，但成本較芯片先置方案高30%。

良率敏感性分析顯示，芯片先置方案在12英寸晶圓上可實(shí)現(xiàn)98%的嵌入良率，而芯片后置方案因涉及多次熱循環(huán)，良率下降2%-3%。

塑封工藝與表面平坦化技術(shù)

塑封環(huán)節(jié)需平衡流動(dòng)性、填料分布與翹曲控制

注射傳遞模塑：通過優(yōu)化流道設(shè)計(jì)（如螺旋形澆口）減少空洞率，但受限于芯片間距（＜2mm時(shí)易產(chǎn)生流痕）。

壓縮模塑：采用低黏度環(huán)氧樹脂（黏度＜50Pa·s），配合等溫固化工藝，將翹曲度控制在50μm以內(nèi)；

面板級(jí)塑封：針對(duì)600mm×600mm矩形面板，開發(fā)分段式壓力控制系統(tǒng)，解決大尺寸成型中的填充均勻性問題。

平面化技術(shù)直接影響RDL精度

CMP工藝：通過陶瓷磨粒與堿性拋光液，實(shí)現(xiàn)EMC表面粗糙度＜10nm，滿足2μm以下L/S需求；

激光剝離：采用紫外納秒激光（波長355nm）去除載板，避免機(jī)械應(yīng)力引發(fā)的芯片隱裂。

材料選型需權(quán)衡熱機(jī)械性能與工藝窗口：

低CTE配方：通過添加二氧化硅填料（粒徑5-15μm），將EMC熱膨脹系數(shù)降至8ppm/K以下；

低模量體系：采用苯并噁嗪樹脂基材，楊氏模量＜8GPa，緩解熱應(yīng)力集中。

技術(shù)前沿與產(chǎn)業(yè)發(fā)展趨勢

當(dāng)前扇出封裝正朝三個(gè)方向演進(jìn)：

超薄化：通過EMC減薄與臨時(shí)鍵合膜（TBF）技術(shù)，實(shí)現(xiàn)0.1mm級(jí)封裝厚度；

高頻應(yīng)用：集成低損耗介質(zhì)材料（Dk＜3.0），支持5G毫米波芯片封裝；

異質(zhì)整合：結(jié)合玻璃穿孔（TGV）與有機(jī)基板，構(gòu)建多材質(zhì)混合封裝平臺(tái)。

隨著系統(tǒng)級(jí)封裝（SiP）需求激增，扇出工藝與三維集成技術(shù)的融合將成為下一階段創(chuàng)新焦點(diǎn)。

再布線層（RDL）技術(shù)

再布線層（RDL）作為扇出封裝的核心組件，其線寬/間距（L/S）精度直接決定封裝密度、信號(hào)完整性及成本結(jié)構(gòu)。當(dāng)前主流封裝廠形成兩大技術(shù)路線：

晶圓級(jí)RDL工藝

設(shè)備協(xié)同：采用步進(jìn)式光刻機(jī)（Stepper）與干膜抗蝕劑（Dry Film Photoresist, DFPR），實(shí)現(xiàn)L/S=1μm/1μm的超細(xì)線寬，匹配硅基后道工藝（BEOL）標(biāo)準(zhǔn)。

材料創(chuàng)新：通過低介電常數(shù)（Dk＜3.0）聚合物與氣隙隔離技術(shù)，將寄生電容降低30%，適用于高頻（＞100GHz）應(yīng)用；

多層堆疊：采用半加成法（SAP）構(gòu)建8層以上RDL，單層對(duì)準(zhǔn)精度達(dá)±0.5μm，滿足HBM內(nèi)存與邏輯芯片的2.5D集成需求。

面板級(jí)RDL工藝

嵌入式布線：通過激光誘導(dǎo)深度蝕刻（Laser Ablation）在EMC中形成溝槽，再經(jīng)電化學(xué)鍍（ECP）填充銅，實(shí)現(xiàn)L/S=5μm/5μm的埋入式布線，規(guī)避傳統(tǒng)SAP工藝的側(cè)蝕問題。

成本優(yōu)化：使用化學(xué)鍍銅種子層（厚度＜1μm），較晶圓級(jí)工藝材料成本降低40%，但受限于設(shè)備場域，面板尺寸超過600mm×600mm時(shí)線寬均勻性下降8%。

垂直互連技術(shù)

扇出封裝通過三類垂直互連通孔（TIV/TPV/TMV），突破二維集成邊界，實(shí)現(xiàn)三維堆疊。

穿互連通孔（TIV）

芯片先置方案：采用納秒紫外激光（波長355nm）在EMC中鉆孔，孔徑精度達(dá)±2μm，再通過無電鍍鎳/鈀/金（ENEPIG）填充，形成垂直電阻＜5mΩ的導(dǎo)電通道。

芯片后置方案：在RDL層間通過深反應(yīng)離子蝕刻（DRIE）構(gòu)建高深寬比通孔（AR＞10:1），匹配硅轉(zhuǎn)接板級(jí)（TSV）密度，支持HBM堆疊層數(shù)提升至16層。

穿封裝通孔（TPV）

集成毫米波天線時(shí)，采用低溫共燒陶瓷（LTCC）填充通孔，將插入損耗控制在一定范圍內(nèi)，較傳統(tǒng)微帶線方案提升20%輻射效率。

穿模具通孔（TMV）

針對(duì)電源完整性需求，在EMC中嵌入銅柱通孔（直徑100μm），通過選擇性電鍍將直流電阻降低至0.2mΩ，滿足AI加速器芯片1000A級(jí)電流傳輸需求。

技術(shù)融合及發(fā)展趨勢

背面RDL擴(kuò)展：通過激光釋放臨時(shí)載板（Laser Debonding）暴露EMC背面，再構(gòu)建雙層RDL，使BGA陣列密度提升4倍，突破傳統(tǒng)封裝外圍引腳限制；

異質(zhì)材料整合：結(jié)合玻璃轉(zhuǎn)接板（Glass Interposer）與有機(jī)基板，利用玻璃的高平整度（TTV＜1μm）實(shí)現(xiàn)1μm/1μm超細(xì)RDL，同時(shí)通過有機(jī)材料的低模量（＜10GPa）緩解熱應(yīng)力。

隨著系統(tǒng)級(jí)封裝需求升級(jí)，RDL與垂直互連技術(shù)正從單維優(yōu)化轉(zhuǎn)向協(xié)同創(chuàng)新，推動(dòng)扇出封裝向類硅轉(zhuǎn)接板性能演進(jìn)。