引言：本文介紹FPGA與高速ADC接口方式和標(biāo)準(zhǔn)以及JESD204與FPGA高速串行接口。

1. 高速ADC與處理器互聯(lián)需要權(quán)衡的因素

如圖1所示，ADC模數(shù)轉(zhuǎn)換器可以與微控制器、DSP、FPGA以及ASIC均可以實(shí)現(xiàn)互聯(lián)，在進(jìn)行選擇時，需要考慮以下因素：設(shè)計要求的信號處理和轉(zhuǎn)換器性能、開發(fā)成本、IO接口速率、開發(fā)的便利性以及器件材料成本。

圖1：ADC與處理器互聯(lián)需要權(quán)衡的因素

2. 高速ADC常見的接口形式

（1）并行接口

并行接口又可分為并行CMOS和并行DDR LVDS接口。CMOS并行接口一般速率在150MSPS，DDR LVDS ADC可達(dá)420MSPS速率，通常對FPGA接口性能要求不高，在低檔FPGA接口實(shí)現(xiàn)，但是由于采用并行接口，這種ADC占用的FPGA IO管腳數(shù)量較多。

（2）串行LVDS接口

串行LVDS ADC最大速率可≥1Gbps，通常ADC片內(nèi)集成倍頻PLL，由于數(shù)據(jù)數(shù)量較高，通常需要中端FPGA實(shí)現(xiàn)互聯(lián)，與FPGA互聯(lián)的引腳數(shù)與使用的數(shù)據(jù)通道數(shù)有關(guān)。

（3）JESD204B接口

JESD204B ADC最大數(shù)據(jù)速率≥6.25Gbps，通常常用串行CML接口標(biāo)準(zhǔn)。需要使用FPGA收發(fā)器接口才可互聯(lián)，一般需要中高端FPGA，由于采用Gbps收發(fā)器，使用的FPGA IO引腳數(shù)較少。

高速ADC常見的接口形式對比如圖2所示。

圖2：高速ADC常見的接口形式對比

3. 高速ADC常見控制接口

高速ADC的控制接口幾乎都獨(dú)立于數(shù)據(jù)接口，通常為SPI，有時為I2C或引腳可編程（物理管腳配置）。控制接口通常用于訪問轉(zhuǎn)換器的寄存器，實(shí)現(xiàn)芯片控制。

控制接口運(yùn)行速率比數(shù)據(jù)接口慢得多，SPI運(yùn)行速率通常小于40 MHz (5 Mbps)。

4. JESD204串行接口

（1）采用JESD204串行接口優(yōu)點(diǎn)

如圖3所示，采用JESD204串行接口優(yōu)點(diǎn)較多。

圖3：并行接口與串行接口對比

1）簡化整體系統(tǒng)設(shè)計

減少走線路徑，簡化電路板走線設(shè)計；

簡化同步時序設(shè)計。

2）引腳數(shù)減少 – Tx和Rx均是如此

引腳數(shù)量多的低速并行接口轉(zhuǎn)為引腳數(shù)量少的高速串行接口；

集成嵌入式時鐘進(jìn)一步減少引腳數(shù)。

3）降低系統(tǒng)成本

更小的IC封裝和電路板設(shè)計可降低成本。

4）輕松擴(kuò)展?jié)M足未來帶寬需要

幾何尺寸更小、速度更快，更好地適應(yīng)標(biāo)準(zhǔn)。

（2）JESD204標(biāo)準(zhǔn)演進(jìn)

JESD204，是JEDEC定義的針對高速點(diǎn)對點(diǎn)串行接口的一項(xiàng)標(biāo)準(zhǔn)，用于互連兩個（或更多）器件，如轉(zhuǎn)換器到數(shù)字接收器、數(shù)字源到DAC或數(shù)字源到數(shù)字接收器。

與以前的轉(zhuǎn)換器接口相比單個主機(jī)串行接口可用來傳遞所有數(shù)據(jù)、時鐘和幀信息。時鐘和幀信息嵌入數(shù)據(jù)流中，無需擔(dān)心數(shù)據(jù)和時鐘之間的設(shè)置建立和保持時間。

圖4：JESD204標(biāo)準(zhǔn)鏈路

JESD204這種標(biāo)準(zhǔn)在轉(zhuǎn)換器和接收器（通常為FPGA或ASIC）定義了一種數(shù)千兆位的數(shù)據(jù)鏈路。

如圖4所示，JESD204（2006年4月）原有標(biāo)準(zhǔn)只定義了一條通道、一條鏈路對采樣通過單個串行通道到多個轉(zhuǎn)換器的傳輸進(jìn)行了定義，最高速率為3.125Gbps。

圖5：JESD204A標(biāo)準(zhǔn)鏈路

如圖5所示，JESD204A（2008年4月）—首次修訂，將原有標(biāo)準(zhǔn)擴(kuò)展成多條鏈路和多個通道。修訂版增加了通過多個對齊串行通道向多個轉(zhuǎn)換器傳輸數(shù)據(jù)的能力，最高速率為3.125 Gbps。

圖6：JESD204B標(biāo)準(zhǔn)鏈路

如圖6所示，JESD204B（2011年8月），第三版，運(yùn)用一個器件時鐘，同時增加了多項(xiàng)措施以確保獲得確定性的延遲。支持通過多個對齊的串行通道向多個轉(zhuǎn)換器傳輸數(shù)據(jù)，最高速率為12.5Gbps。

（3）JESD204標(biāo)準(zhǔn)各層

圖7：JESD204B各層的簡化數(shù)據(jù)流

如圖7所示，JESD204B標(biāo)準(zhǔn)是一種分層規(guī)范，規(guī)范中的各層都有自己的功能要完成。應(yīng)用層支持JESD204B鏈路的配置和數(shù)據(jù)映射。傳輸層實(shí)現(xiàn)轉(zhuǎn)換樣本與成幀未加擾八位字之間的映射。加擾層可以選擇性地獲取八位字并進(jìn)行加擾或解擾，以便通過延展頻譜尖峰來降低EMI效應(yīng)。加擾在發(fā)送器中完成，解擾在接收器中完成。在數(shù)據(jù)鏈路層中，可選加擾的八位字編碼成10位字符。該層也是產(chǎn)生或檢測控制字符的地方，目的是監(jiān)視和維護(hù)通道對齊。物理層即串行器/解串器(SERDES)層，負(fù)責(zé)以線路速率發(fā)送或接收字符。該層包括串行器、驅(qū)動器、接收器、時鐘和數(shù)據(jù)恢復(fù)電路。

（4）JESD204B 標(biāo)準(zhǔn)中關(guān)鍵信號

1）器件時鐘（Device clock）

系統(tǒng)中的一個時鐘信號，為鏈路中數(shù)據(jù)的幀速率的諧波；

在JESD204B系統(tǒng)中，幀時鐘不再是主機(jī)系統(tǒng)參考源。

2）SYNC~

從接收器到發(fā)送器的一個系統(tǒng)同步低電平有效信號，表示同步狀態(tài)；

當(dāng)SYNC~為低電平時，接收器和發(fā)送器同步；

如果涉及多個DAC/ADC，則可將SYNC~組合起來。

3）通道0、 … 、 L-1

鏈路中的差分通道（通常為高速CML）；

8B/10B代碼組按先MSB/后LSB方式傳輸。

4）SYSREF（可選）

一個可選的源同步、高壓擺率時序分辨率信號，用于重置器件時鐘分頻器（包括LMFC），以確保獲得確定性的延遲。

同時分配至系統(tǒng)中的ADC/DAC和ASIC/FPGA邏輯器件，可用時，SYSREF是JESD204B系統(tǒng)中的主機(jī)時序參考，因?yàn)樗?fù)責(zé)重置LMFC參考。

（5）JESD204x 標(biāo)準(zhǔn)中確定性延遲

當(dāng)從JESD204x接收器輸入端到JESD204x接收器輸出端的時間始終為相同時鐘周期時，則延遲具有確定性；

在并行實(shí)現(xiàn)中，確定性延遲很簡單—時鐘隨數(shù)據(jù)傳輸；

在串行實(shí)現(xiàn)中，存在多個時鐘域，結(jié)果可能造成不確定性；

JESD204和JESD204A并未針對如何確定延遲的確定性進(jìn)行規(guī)定

JESD204B通過規(guī)定三個器件子類，試圖解決這一問題：

器件子類0—不支持確定性延遲；

器件子類1—利用SYSREF（500 MSPS以上）實(shí)現(xiàn)確定性延遲；

器件子類2—利用SYNC（最高500 MSPS）實(shí)現(xiàn)確定性延遲。

（6）JESD204B硬件應(yīng)用示例

圖8：JESD204B ADC與FPGA硬件連接示例

如圖8所示，AD9250是來自ADI公司的250 MSPS 14位雙ADC，支持子類1實(shí)現(xiàn)中的JESD204B接口。該子類允許使用SYSREF事件信號跨ADC進(jìn)行模擬采樣同步。AD9525是一款低抖動時鐘發(fā)生器，不僅提供高達(dá)3.1 GHz的七個時鐘輸出，而且能夠根據(jù)用戶配置同步SYSREF輸出信號。這兩種產(chǎn)品，再加上ADI公司的一系列扇出緩沖器產(chǎn)品，提供了一個框架，可以精確同步和對齊發(fā)送到FPGA或ASIC進(jìn)行處理的多個ADC數(shù)據(jù)。

來源：本文轉(zhuǎn)載自FPGA技術(shù)實(shí)戰(zhàn)公眾號