如今，從液晶電視到手機(jī)等現(xiàn)代電子產(chǎn)品中使用的許多芯片組都是采用遠(yuǎn)低于130nm的先進(jìn)技術(shù)開發(fā)的。這些技術(shù)對(duì)3.3V以上直流電壓的耐受性極低，因此靜電放電脈沖會(huì)對(duì)此類設(shè)備造成災(zāi)難性的影響。此外，對(duì)“板載”或“片載”ESD保護(hù)的要求已降至500V，遠(yuǎn)低于8kV的典型現(xiàn)場(chǎng)要求。本文介紹了電路板設(shè)計(jì)人員可以采用的各種技術(shù)，以幫助設(shè)計(jì)人員在所選ESD保護(hù)器件無法通過系統(tǒng)ESD測(cè)試時(shí)，達(dá)到設(shè)計(jì)所需的ESD水平。

電路板設(shè)計(jì)人員不僅需要外部靜電放電保護(hù)，還需要考慮到小幾何形狀芯片組的脆弱性，確保其足夠堅(jiān)固耐用。如前一篇論文所述，在受保護(hù)的數(shù)據(jù)線或I/O引腳上放置8kV額定ESD器件并不能保證芯片組本身在系統(tǒng)內(nèi)測(cè)試中通過8kV。

通常情況下，ESD設(shè)備本身并不能提供足夠的保護(hù)，因此會(huì)導(dǎo)致芯片組過早出現(xiàn)故障。本文列舉了一些指導(dǎo)原則，為設(shè)計(jì)人員加強(qiáng)板載ESD保護(hù)提供參考。

設(shè)備安置和布局

要使ESD保護(hù)器發(fā)揮最大功效，器件的位置和布局至關(guān)重要。為此，設(shè)計(jì)人員最好了解各種寄生電感對(duì)電路板的影響。需要特別關(guān)注的是電感，因?yàn)閮H通過1nH的8kV ESD沖擊（即30A）就會(huì)在PCB線路上產(chǎn)生30V的尖峰電壓：

注：本討論假定所有ESD威脅都通過圖1中的端口進(jìn)入系統(tǒng)。

圖1 靜電放電器件需要考慮的四個(gè)寄生電感

在決定ESD器件的位置時(shí)，應(yīng)考慮LESD、LGND、LIC和LPORT這四個(gè)寄生電感，圖1顯示了它們的位置。LESD和LGND有增加箝位電壓（或VIC）的作用，而LIC和LPORT則對(duì)設(shè)計(jì)者有利。我們先來看看這兩個(gè)有害電感。

LESD和LGND

有時(shí)，電路板的布局不允許將ESD器件直接放置在PCB線路上。原因各有不同，但歸根結(jié)底，將靜電放電元件放置在距離受保護(hù)數(shù)據(jù)線一厘米遠(yuǎn)的地方，就能迅速轉(zhuǎn)化為數(shù)十伏的電壓。GND總線也是如此。在某些設(shè)計(jì)中ESD器件的GND必須通過多個(gè)通孔，甚至要經(jīng)過迂回路徑才能到達(dá)GND平面。

除了流經(jīng)ESD設(shè)備的ESD電流所產(chǎn)生的電壓外，這兩個(gè)電感還會(huì)產(chǎn)生電壓尖峰（即IPEAK*RDYNAMIC）。

下面的簡(jiǎn)化示例將說明LESD和LGND對(duì)VIC的影響。在舉例說明之前，我們需要指出的是，常見的PCB制造工藝可為典型的微帶線跡提供約3nH/cm（假設(shè)具有一定的寬度、厚度和介電常數(shù)）。

有鑒于此，讓我們?cè)诒纠屑僭O(shè)一個(gè)8kV的ESD脈沖和一個(gè)動(dòng)態(tài)電阻為1Ω的ESD器件。此外，讓我們看看兩種不同的布局，布局A和布局B，它們的LESD=LGND=1.5nH（各為0.5cm）和LESD=LGND=3.0nH（各為1.0cm）。

因此，只要將痕量長(zhǎng)度（即LESD和LGND）從0.5cm增加到1cm，VIC就能增加75%。圖2顯示了布局B以及與每個(gè)元件相關(guān)的電壓。

圖2 帶相關(guān)電壓的布局B圖示例

LIC和LPORT

在許多ESD器件數(shù)據(jù)表中，通常會(huì)說明要將器件盡可能靠近ESD進(jìn)入點(diǎn)。這樣做的目的是使LPORT與LIC的比率盡可能小（即LIC>>LPORT）。LPORT的電感不一定會(huì)影響整體ESD性能，但LIC的電感肯定會(huì)。

LIC的非線性特性將通過提供"朝向"集成電路的巨大壓降，對(duì)ESD脈沖的初始峰值電流起到緩沖作用。隨著電感的減小（即ESD器件越來越靠近集成電路），壓降會(huì)不斷減小，直至不再產(chǎn)生額外的優(yōu)勢(shì)。因此，對(duì)設(shè)計(jì)人員最有利的是使LPORT與LIC的比率盡可能小，以利用PCB線路的寄生特性。圖3顯示了我們所指的電壓降。

圖3 集成電路的電壓降

圖4靜電放電器件和受保護(hù)的集成電路分擔(dān)靜電放電脈沖的電流負(fù)載

利用LIC和LPORT是提高整體ESD性能的直接方法。不過，有些設(shè)計(jì)無論上述比率多低，都會(huì)過早失效。換句話說LIC的值無法為峰值ESD電流提供足夠的緩沖。

緩沖電阻

有時(shí)，采用前述技術(shù)還不足以為特定電路板設(shè)計(jì)提供最大的ESD保護(hù)。原因是“片上”ESD結(jié)構(gòu)的電流過大，導(dǎo)致I/O與GND或VCC短路而損壞。

圖4顯示，ESD器件和受保護(hù)的集成電路實(shí)際上分擔(dān)了來自ESD脈沖的電流負(fù)載，這有助于更清楚地說明問題。該圖（減去跡線電感）顯示的是正靜電放電脈沖，其中保護(hù)裝置承擔(dān)了大部分電流，但它與集成電路本質(zhì)上是一個(gè)電阻分壓器。(注：圖中顯示集成電路的兩個(gè)導(dǎo)軌上有二極管鉗位，但片上保護(hù)裝置可以是任何其他靜電放電結(jié)構(gòu)，如可控硅。這樣做的目的是為了說明任何片上ESD結(jié)構(gòu)都有一些與ESD器件并聯(lián)的等效電阻）。

如圖4所示，集成電路上的導(dǎo)軌二極管負(fù)責(zé)將剩余電流或“讓通”電流導(dǎo)入VCC（通常通過旁路電容返回GND）。很難確定集成電路ESD保護(hù)的等效電阻是多少，但毫無疑問，它要比板載ESD器件高得多。

例如，如果片上保護(hù)器(RCHIP)的電阻為10Ω，外部ESD保護(hù)器的RDYNAMIC為1Ω，則集成電路的峰值電流將為：

為幫助降低流入集成電路的峰值電流，可在外部靜電放電裝置和集成電路之間串聯(lián)電阻，如圖5所示。

圖5 在外部ESD保護(hù)裝置與集成電路（IC）之間串聯(lián)顯示電阻

通過增加一個(gè)10Ω的緩沖電阻，流入集成電路的峰值電流可降低近50%（在本例中）。 顯然，電阻值可以增加到10Ω以上，以進(jìn)一步減小泄放電流，而最大電阻值往往取決于應(yīng)用的具體情況。

還應(yīng)注意的是，在HDMI和USB3.0等一些高速應(yīng)用中使用這種技術(shù)時(shí)必須格外小心。RBUFFER電阻會(huì)干擾線路阻抗，使信號(hào)衰減超出這兩種標(biāo)準(zhǔn)的合規(guī)規(guī)格，但精心的電路板設(shè)計(jì)可以彌補(bǔ)任何不良影響。不過，電路板設(shè)計(jì)人員應(yīng)在工具箱中保留這項(xiàng)技術(shù)，并在電路板或系統(tǒng)內(nèi)ESD電平低于要求時(shí)加以應(yīng)用。

結(jié)束語

如今，現(xiàn)代芯片組比以往任何時(shí)候都更容易受到ESD瞬變的損害。由于采用了小型幾何技術(shù)，這些集成電路需要堅(jiān)固耐用的外部ESD解決方案，以經(jīng)受住系統(tǒng)內(nèi)ESD測(cè)試。

本文給出了電路板設(shè)計(jì)人員可用于優(yōu)化ESD解決方案的四種策略或程序。

· 減少寄生"存根"或LESD的長(zhǎng)度；

· 減少GND線路的長(zhǎng)度和/或用于減少LGND的過孔數(shù)量；

· 在給定的設(shè)計(jì)中使LIC和LPORT的比率盡可能小；

·如果上述1-3項(xiàng)還不夠，則在ESD器件和集成電路之間使用緩沖電阻。

所有這些做法都是為了降低集成電路的電壓，并限制芯片上ESD結(jié)構(gòu)必須處理的電流。遵循這些簡(jiǎn)單的規(guī)則，電路板設(shè)計(jì)人員就能獲得更強(qiáng)大的ESD解決方案，從而超越行業(yè)標(biāo)準(zhǔn)。