DDR5

在預(yù)計(jì)將于今年夏季發(fā)布的DDR5標(biāo)準(zhǔn)中，DRAM將被指定涵蓋DFE（判決反饋均衡）能力。 而在實(shí)踐中，DFE建模就意味著創(chuàng)建和使用AMI模型。 實(shí)際上，近十年來(lái)用于分析串行鏈路的技術(shù)正在擴(kuò)展應(yīng)用到并行存儲(chǔ)器接口領(lǐng)域。

然而，SerDes和DRAM在本質(zhì)上存在著一些差異。 串行鏈路通常很長(zhǎng)且有損耗，而DRAM則較短且損耗較少。 低損耗貌似值得稱(chēng)贊，在某些方面它確實(shí)如此，但是反射會(huì)在低損耗鏈路中持續(xù)長(zhǎng)時(shí)間的反彈，而在較長(zhǎng)的串行鏈路中則由于高損耗而迅速衰減。 這就是DRAM需要使用DFE的原因：DFE會(huì)消除錯(cuò)誤并解決反射問(wèn)題。 SerDes中僅有一個(gè)發(fā)射器和一個(gè)接收器； 但是像PC和服務(wù)器這樣的系統(tǒng)通常在同一條總線(xiàn)上有多個(gè)DIMM，有時(shí)還會(huì)有未插入的插槽，以上這些都會(huì)使反射問(wèn)題變得更加棘手。

雖然JEDEC尚未最終完成DDR5標(biāo)準(zhǔn)，但是不論是我們的知識(shí)產(chǎn)權(quán)設(shè)計(jì)團(tuán)隊(duì)、DRAM供應(yīng)商，還是我們?cè)谌﹂_(kāi)發(fā)新一代信號(hào)完整性（SI）方案的Sigrity產(chǎn)品線(xiàn)團(tuán)隊(duì)，都不希望耗時(shí)在等待上。 開(kāi)發(fā)進(jìn)展刻不容緩，我們需要及時(shí)地做出必要的改變和調(diào)整，以在最終標(biāo)準(zhǔn)出臺(tái)時(shí)滿(mǎn)足用戶(hù)要求。

AMI Builder

AMI Builder的目標(biāo)是使用戶(hù)能夠從已知、良好的AMI模塊庫(kù)中快速構(gòu)建符合IBIS的AMI模型，而不是從頭開(kāi)始在空白文本編輯器上費(fèi)力編寫(xiě)容易出錯(cuò)的代碼。 如果用戶(hù)不具備類(lèi)似C語(yǔ)言的良好的軟件開(kāi)發(fā)專(zhuān)業(yè)知識(shí)，那么應(yīng)用難度無(wú)疑會(huì)陡然增加。

AMI Builder的基本方法是為發(fā)射器配置諸如FFE（前饋均衡）等構(gòu)件。然后向?qū)鲿?huì)令用戶(hù)對(duì)參數(shù)進(jìn)行設(shè)置，某些情況下也會(huì)對(duì)參數(shù)進(jìn)行自動(dòng)計(jì)算。 例如，上圖顯示的是為FFE設(shè)置參數(shù)，然后令其計(jì)算抽頭值。 圖表可以直接從向?qū)髦欣L制，而無(wú)需執(zhí)行仿真。

接收器路徑如上圖所示。AGC表示自動(dòng)增益控制，CTE（或CTLE）是連續(xù)時(shí)間（線(xiàn)性）均衡器，DFE代表判決反饋均衡。 信號(hào)從通道左側(cè)進(jìn)入，在右側(cè)則輸出數(shù)據(jù)和已恢復(fù)的時(shí)鐘。

一旦在向?qū)髦性O(shè)置好選項(xiàng)，模型就會(huì)立即被編譯成DLL并可進(jìn)行仿真和測(cè)試。在測(cè)試過(guò)程中，模塊可以根據(jù)需要被啟用、禁用、編輯或刪除。該流程的一大優(yōu)勢(shì)是可以令用戶(hù)專(zhuān)注于架構(gòu)而無(wú)需費(fèi)心編碼，同時(shí)為用戶(hù)提供輕松迅捷地按鈕式模型創(chuàng)建方式。

AMI建模和AMI Builder技術(shù)最初為SerDes應(yīng)用程序而開(kāi)發(fā)，現(xiàn)已擴(kuò)展到DDR應(yīng)用領(lǐng)域。

針對(duì)DDR4的AMI

DDR4已經(jīng)帶來(lái)了一些新挑戰(zhàn)，特別是DQ掩膜一致性檢查。該功能可確保眼睛保持在掩膜之外，從而保證系統(tǒng)正常工作。 如上圖所示，掩膜是中間的矩形框，而信號(hào)則成功地圍繞其周，這意味著眼睛已睜開(kāi)到足以符合標(biāo)準(zhǔn)的程度。

誤碼率（BER）分析也必不可少，因此我們需要通道仿真和浴盆曲線(xiàn)。 這里的浴盆曲線(xiàn)和與其同名的可靠性浴盆曲線(xiàn)毫無(wú)關(guān)系，后者用于在半導(dǎo)體使用壽命的開(kāi)始和結(jié)束時(shí)顯示高故障率（即早期故障期和后期老化期）。信號(hào)完整性浴盆曲線(xiàn)是通過(guò)給輸入信號(hào)添加抖動(dòng)和噪聲來(lái)得到的。上圖的中心窗格即顯示浴盆曲線(xiàn)。其中有兩個(gè)浴盆，一個(gè)是使用抖動(dòng)來(lái)獲得水平的（時(shí)間角度）浴盆，另一個(gè)則是使用噪聲來(lái)獲得垂直的（信號(hào)角度）浴盆。

由于需要的比特?cái)?shù)量極大（數(shù)十萬(wàn)甚至數(shù)百萬(wàn)），使用IBIS-AMI模型估算BER仿真是唯一真正可行的方法。 去年夏季，Cadence為DDR4提供了第一款I(lǐng)BIS-AMI模型，并于今年初在DesignCon上進(jìn)行展示。

與串行鏈路相比，DDR的另一個(gè)變化是：由于它是一個(gè)并行接口，因而存在碼間干擾和同步開(kāi)關(guān)噪聲，這些都需要在總線(xiàn)特性仿真中捕獲。

針對(duì)DDR5的AMI

首先請(qǐng)注意，JEDEC還沒(méi)有最終確定DDR5標(biāo)準(zhǔn)，因而任何改變都有可能發(fā)生。但是既然已經(jīng)臨近發(fā)布，那么關(guān)鍵問(wèn)題如數(shù)據(jù)速率的改變幾率則非常之低。如下是相關(guān)描述：

基于掩膜的合規(guī)性檢查（應(yīng)用于DDR4中，前文已做討論）將繼續(xù)進(jìn)行

電源電壓將從DDR4的1.2V降至DDR5的1.1V

數(shù)據(jù)速率將高達(dá)6.4 Gbps

片上端接（上拉VDDQ）可用于地址總線(xiàn)，而不僅僅局限于數(shù)據(jù)總線(xiàn)

FFE、CTLE和DFE預(yù)計(jì)將在控制器端用于數(shù)據(jù)總線(xiàn)

數(shù)據(jù)總線(xiàn)方面，DFE也將應(yīng)用于內(nèi)存端

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如此看來(lái)，通道仿真和AMI Builder將成為引領(lǐng)未來(lái)設(shè)計(jì)的關(guān)鍵所在，特別是對(duì)于需要首次創(chuàng)建AMI模型的新一代工程師而言。