近日，SIA發(fā)了個(gè)聳人聽聞的新聞，說intel放棄了10nm工藝的研發(fā)，當(dāng)然這肯定是假消息就是了，今天intel也出面辟謠。不過相信很多人也會(huì)覺得奇怪，那邊TSMC 7nm都量產(chǎn)了，三星也宣布風(fēng)險(xiǎn)試產(chǎn)了還上了EUV，為什么intel的10nm如此舉步維艱？

去解釋intel的10nm和TSMC/SAMSUNG 7nm之間實(shí)際上誰更先進(jìn)其實(shí)也沒什么太大的意義，畢竟橫豎intel的工藝又不會(huì)拿來代工對(duì)不……用不到的東西再好也和自己沒啥關(guān)系，而且其實(shí)結(jié)論之前我在微博里也說過好幾次。但intel在10nm上陷入這么大的困境，有著比較深遠(yuǎn)的技術(shù)考慮。

10nm其實(shí)是一個(gè)比較重要的節(jié)點(diǎn)，因?yàn)槿绻凑照y(tǒng)（就是每一代全面縮減0.7x的工藝，只線寬的不算）工藝路線來看，在10nm前后需要做很多比較重要的決定，挑我們外行人能理解的有兩個(gè)，第一個(gè)是是否引入EUV，第二個(gè)是如何處理高密度下第0層和第1層金屬互聯(lián)層（M0和M1）。一個(gè)一個(gè)來說。

EUV是目前很重要的技術(shù)，大家也經(jīng)常會(huì)在各種新聞里看到EUV，但EUV其實(shí)并沒有絕大部分人想象的那么重要，這主要是兩方面的原因。第一方面，當(dāng)初為什么要引入EUV，是因?yàn)?93nm光源傳統(tǒng)上在90nm就會(huì)開始接近衍射極限，無法直接曝光，因此需要引入波長更短的EUV，用來制造更精細(xì)的電路。但是大家也看到了，EUV一直到現(xiàn)在的14nm，都沒有成功導(dǎo)入到芯片制造工藝中，業(yè)界已經(jīng)用193nm光源采用各種多次曝光的方式一路曝到了10nm甚至最新的TSMC 7nm。而公認(rèn)的硅基半導(dǎo)體的物理極限大約在5nm左右，最樂觀的到3nm也結(jié)束了，那么現(xiàn)在再導(dǎo)入EUV，其實(shí)你也只能用來用一代到兩代，實(shí)質(zhì)上EUV已經(jīng)從“沒有不行”的東西變成了“有了能省錢”的東西，重要性已經(jīng)大大下降。第二方面，EUV只是光源，半導(dǎo)體工藝流程是非常復(fù)雜的，曝光只是其中——當(dāng)然非常重要——的一環(huán)，簡單來說，光有EUV并不能解決問題，并不是你能造出大功率EUV光刻機(jī)，就能去做7nm的芯片圖樣，就像你光有了鏡頭并不能拍出照片一樣。

那么現(xiàn)在的EUV到底發(fā)展到什么階段了，是不是可以在10nm或者10nm之后的節(jié)點(diǎn)真正的以更省錢的方式大批量制造芯片，是一個(gè)需要評(píng)估且非常影響技術(shù)路線選擇的東西。三星比較頭鐵，為了EUV甚至放棄了7nm DUV的研發(fā)；TSMC則是兩頭下注，既做7DUV，又同步推進(jìn)7EUV，intel這邊的態(tài)度就比較神奇：看起來intel根本對(duì)EUV毫無信心，因?yàn)?0nm上intel率先在業(yè)界使用了SAQP曝光技術(shù)，既自對(duì)準(zhǔn)四重曝光。

SAQP是從SADP發(fā)展而來的技術(shù)，D自然就是二重。這是為了解決193nm工藝無法直接對(duì)短于波長一半圖樣進(jìn)行掩膜曝光而發(fā)展的技術(shù)，此外還有被稱之為Litho-Etch的多重曝光技術(shù)，目前主要是三星在使用。一般來說，芯片制造工藝上每一層圖案，都需要一個(gè)掩膜，二重曝光下，一層圖案需要兩張，四重曝光自然就是四張，因此SADP和SAQP顯然是非常影響成本的東西，當(dāng)時(shí)EUV也正是希望可以通過降低波長從而避免多重曝光。目前TSMC的7nm工藝依然還在使用SADP，intel應(yīng)該是第一個(gè)真正采用SAQP方式制造芯片的半導(dǎo)體廠商。SAQP一旦懟出來了，實(shí)際上193nm光源就已經(jīng)可以用到半導(dǎo)體工藝的盡頭，EUV就沒有什么實(shí)際意義了，這隱藏著一個(gè)非常重大的猜測(cè)：intel可能打算徹底放棄EUV，因?yàn)橐苍S在intel看來，EUV永遠(yuǎn)都不可能成熟到成本比SAQP都低。

結(jié)合之前一個(gè)新聞，intel減持了ASML的股票來看，也許真的是有這個(gè)可能。

第二個(gè)問題沒有EUV這么好懂，需要對(duì)芯片有更加深入的一點(diǎn)點(diǎn)了解，那就是M0和M1的問題。在這個(gè)之前我想先提一提線寬的問題。所謂線寬就是你在工藝名字上看到的那個(gè)幾nm的數(shù)字，這代表著這一代半導(dǎo)體工藝所制造的最細(xì)的線條的寬度。但是一個(gè)重大誤區(qū)是線寬代表著密度，這是完全不對(duì)的：低線寬的技術(shù)的確意味著更小的晶體管，但并不意味著更小的晶體管間距，事實(shí)上intel 14nm工藝的間距就要比TSMC 10nm更小，而間距才是衡量密度的更直接的參數(shù)。談到間距就不得不談到接觸孔，制作在硅片上的一個(gè)一個(gè)的晶體管，需要靠金屬互聯(lián)層才能組合成電路，而金屬互聯(lián)層需要通過接觸孔，才能和晶體管產(chǎn)生電氣上的連接，直接和晶體管連接的通常是第0層和第1層金屬互聯(lián)層。越密的晶體管，不僅需要更細(xì)的M0和M1走線，還需要更小的接觸孔。當(dāng)年業(yè)界在180～130nm時(shí)代將互聯(lián)金屬材料從鋁改為銅時(shí)，原因之一也是鋁金屬無法兼容更小的接觸孔。但銅和鋁不一樣，如果讓銅直接和芯片接觸，我記得是因?yàn)榻饘匐娢粏栴}，會(huì)導(dǎo)致絕緣層被離子擴(kuò)散導(dǎo)致污染的情況，因此對(duì)于銅互聯(lián)的芯片，接觸孔內(nèi)部還需增加一層其他的金屬作為保護(hù)層，這個(gè)保護(hù)層曾經(jīng)一度相當(dāng)復(fù)雜，但是目前大體上是以鉭為主。然而到了10nm的時(shí)候，因?yàn)榻佑|孔的寬深比進(jìn)一步提升，鉭的機(jī)械性能已經(jīng)不足以保證良率，為此需要更換金屬材質(zhì)，其中一個(gè)解決方案是使用釕代替鉭。

但釕的極限也不高，在7nm時(shí)，更小的接觸孔甚至已經(jīng)讓制作保護(hù)層都非常困難，因此需要再次更換金屬，甚至直接更換互聯(lián)層金屬，而這正是intel在做的事情：intel 10nm工藝的M0和M1已經(jīng)徹底更換成了鈷，完全放棄了銅。鈷的硬度會(huì)帶來各種各樣的問題，是貨真價(jià)實(shí)的“硬骨頭”，但如果你需要進(jìn)一步推進(jìn)工藝線寬，用鈷替代銅是必須要走的一步，且基本不存在繞過的可能。不僅如此，10nm工藝上intel還引入了COAG，即Contact On Active Gate，直接把接觸孔打在了Gate的正上方，而不是傳統(tǒng)上遠(yuǎn)離溝道的外側(cè)，這個(gè)技術(shù)目前也是業(yè)界首家。

在10nm上intel還有其他奇奇怪怪的東西，比如在溝道底部打入小塊SiGe來做局部應(yīng)變硅。但基本上已經(jīng)可以看出為何別家7nm做的風(fēng)生水起，intel 10nm走的舉步維艱，總結(jié)下來就是，intel看不到EUV的希望，打算靠傳統(tǒng)工藝一路走到半導(dǎo)體的盡頭，而10nm則是這個(gè)計(jì)劃的實(shí)驗(yàn)平臺(tái)，intel在10nm節(jié)點(diǎn)上一次性引入了諸多一直可以用到5nm甚至3nm的技術(shù)，打算通過放棄一代工藝量產(chǎn)時(shí)間作為代價(jià)，一次性打通通往末日的盡頭。步子太大，以至于intel也扯到了蛋，但一旦10nm成功量產(chǎn)，原則上說intel就直接具備了制造5nm芯片的所有技術(shù)，而其他的幾個(gè)制造商，目前還沒開始真正的啃硬骨頭，雖然看起來順風(fēng)順?biāo)?，線寬數(shù)字一路推進(jìn)，但未來會(huì)不會(huì)遇到難以逾越的大坑就天知道了。

但intel表示10nm進(jìn)展順利，預(yù)計(jì)在2019年可以實(shí)現(xiàn)量產(chǎn)上市。現(xiàn)在再來看，是不是有不一樣的感覺？當(dāng)然我并不是半導(dǎo)體業(yè)內(nèi)，上面的東西完全有可能出現(xiàn)本質(zhì)上的錯(cuò)誤，這只是我目前為止對(duì)于看到的信息的個(gè)人理解，如有錯(cuò)誤實(shí)屬正常，莫怪。