上一篇文章的介紹大家多少對(duì)ila核的使用有一些了解吧。在做純邏輯的設(shè)計(jì)時(shí)，添加ILA核，然后在代碼中進(jìn)行定義就可以了。但FPGA已經(jīng)不僅僅只是純邏輯這么簡(jiǎn)單了，當(dāng)你一個(gè)工程做到嵌入式層面，你就會(huì)使用軟核，這時(shí)就會(huì)使用到畫布。如下圖所示，其中Microblaze就是一個(gè)處理器，可以看到各模塊都是一個(gè)個(gè)IP核，我們無法對(duì)代碼進(jìn)行修改，如果這時(shí)我們要查看某個(gè)模塊的端口改怎么辦呢？不能在代碼中定義一個(gè)ILA核呀！

其實(shí)這兒便很簡(jiǎn)單了，可以直接在畫布上添加一個(gè)ILA核，再把想要的信號(hào)線連進(jìn)來就行了呀，都不需要在代碼里定義這個(gè)ILA核。不過這樣做就說明你還沒能靈活的使用Xilinx的在線調(diào)試工具了，因?yàn)檫€有更簡(jiǎn)單的辦法哈哈。

如下圖所示，對(duì)于這個(gè)IP核，他的輸出是axi_stream，我們?nèi)绻胍榭此墓ぷ鲿r(shí)序該怎么做呢？

首先我們選擇他的信號(hào)線，右鍵，就可以看到一個(gè)選項(xiàng)“Mark Debug”,選擇后就會(huì)有一個(gè)綠色的甲蟲出現(xiàn)，這時(shí)說明axi_stream所有信號(hào)都被引入到ILA中了。

如果我們不想加入這個(gè)調(diào)試信號(hào)，直接右鍵，會(huì)有“Unmark Debug”選項(xiàng)，單擊便會(huì)取消了。

然后在Vivado中點(diǎn)擊保存，這樣便完成了調(diào)試信號(hào)的添加了，是不是很方便。

這種方式大家先慢慢消化一下吧，后面再給大家介紹另一種調(diào)試方式，嘿嘿。