在模擬信號(hào)或者模擬數(shù)字混合信號(hào)應(yīng)用領(lǐng)域，任意波形發(fā)生器 (AWG)有著非常普遍和廣范的應(yīng)用。比如產(chǎn)生激勵(lì)信號(hào)來模擬某種傳感器，例如汽車碰撞實(shí)驗(yàn)的復(fù)現(xiàn)，或者產(chǎn)生高速模擬信號(hào) 來測(cè)試某種芯片的功能。從簡單的正弦波產(chǎn)生到復(fù)雜一點(diǎn)的AM/ FM調(diào)制信號(hào)，再到更加復(fù)雜的 QAM 調(diào)制信號(hào)等都有著任意波形發(fā)生器的應(yīng)用。今天我們介紹的ADI 任意波形發(fā)生器解決方案，該方案?jìng)?cè)重于帶寬 300 MHz 以下的應(yīng)用場(chǎng)合。

任意波形發(fā)生器的設(shè)計(jì)難點(diǎn)

高速大幅度

高速運(yùn)放很多，但是能輸出大幅度的很少，所以有些高速信號(hào)放大電路需要借助分立三極管來實(shí)現(xiàn)，這樣就使得設(shè)計(jì)難度大大增加。

平坦的通帶特性

通帶平坦度不夠好會(huì)導(dǎo)致波形失真，正弦波可以用幅度補(bǔ)償來優(yōu)化平坦度，但是任意波形是做不到這一點(diǎn)的，所以一款性能優(yōu)秀的信號(hào)源，它的硬件電路一定是有著出色的平坦度指標(biāo)。

低噪聲

想要產(chǎn)生1 mV p-p甚至更小幅度的信號(hào)，信噪比指標(biāo)是繞不過去的問題，需要至始至終考慮到整個(gè)產(chǎn)品的設(shè)計(jì)中去。

低抖動(dòng)的方波、脈沖波

純DDS架構(gòu)產(chǎn)生的方波會(huì)在非fsa/n頻率輸出時(shí)，有著最多1/fsa的抖動(dòng)，那是巨大的可見的抖動(dòng)，所以通常是不能被接受的，必須通過一些特殊的方式來去除這種抖動(dòng)。使用可變采樣率的逐點(diǎn)輸出波形發(fā)生器不存在這個(gè)問題。

觸發(fā)通道與模擬通道之間的抖動(dòng)

觸發(fā)輸出與模擬通道輸出之間的抖動(dòng)主要來自于數(shù)字信號(hào)和模擬信號(hào)的對(duì)齊問題。觸發(fā)輸出來自FPGA產(chǎn)生的數(shù)字信號(hào)，當(dāng)非 fsa/n頻率輸出時(shí)，它是無法與模擬信號(hào)相位過零點(diǎn)對(duì)齊的，所以會(huì)產(chǎn)生周期性抖動(dòng)。觸發(fā)輸入與模擬通道輸出之間的抖動(dòng)是由于外部觸發(fā)輸入信號(hào)是隨機(jī)的，它多數(shù)情況下無法對(duì)齊FPGA 采樣主時(shí)鐘，所以從觸發(fā)信號(hào)采樣轉(zhuǎn)換到模擬輸出有著明顯的 抖動(dòng)。

兩通道相位對(duì)齊

原本來自同一時(shí)鐘芯片的時(shí)鐘供給兩個(gè)DAC，layout時(shí)延控制好一點(diǎn)，容易實(shí)現(xiàn)兩個(gè)通道的相位同步。但實(shí)際上高速DAC內(nèi)部有DLL，每次上電之后的初始相位可能會(huì)發(fā)生變化，所以想要做到ps級(jí)別的相位對(duì)齊依然是比較有挑戰(zhàn)性的。對(duì)于這個(gè)問題，使用雙通道的DAC要簡單很多，但是通道隔離度的指標(biāo)可能會(huì)變差。

來自 ADI 的解決方案

系統(tǒng)框圖——這是任意波形發(fā)生器系統(tǒng)框圖，后面會(huì)根據(jù)它來一一介紹ADI的整體方案。

圖 1.AWG 系統(tǒng)框圖。

時(shí)鐘電路

AWG通常對(duì)信號(hào)的抖動(dòng)指標(biāo)要求頗高，所以推薦超低抖動(dòng)的時(shí)鐘芯片，例如 LTC6952 或者 HMC7044。除了提供給高速DAC的GHz 時(shí)鐘外，還需要提供FPGA主時(shí)鐘200 MH至300 MHz和用于FPGA 與DDR接口IP時(shí)鐘200 MHz至300 MHz。同時(shí)為了滿足相位對(duì)齊等要求，需要支持ps級(jí)別的模擬延時(shí)調(diào)整能力……更多介紹請(qǐng)下載本方案完整文檔

處理器和隔離接口

如果AWG要設(shè)計(jì)成通道浮地輸出的話，那么MCU適合放在接大 地的機(jī)殼地端，那樣可以簡化GPIB/USB/LCD等對(duì)外接口(無需隔 離設(shè)計(jì))。例如推薦的MCU ADSP-BF70x有豐富的外部接口和較快 的處理速度。AWG浮地輸出能力是一種相對(duì)比較安全的設(shè)計(jì)， 哪怕被測(cè)物(DUT)不是工作在以大地為參考電平之上的，也不 會(huì)損壞DUT或者AWG自身。DAC和模擬電路可以用浮地的隔離供電，這樣可以使FPGA和MCU之間的通訊接口數(shù)量最簡化……更多介紹請(qǐng)下載本方案完整文檔

任意波形的生成

最常見的AWG是基于DDS(直接數(shù)字合成)架構(gòu)的FPGA+DAC，例如 要實(shí)現(xiàn)2.5 GSPS的AWG,就需要在FPGA內(nèi)部并行運(yùn)行10組DDS，每 組DDS的時(shí)鐘為250 MHz，每組初始相位間隔36度，每組DDS都 使用相同的波形查找表LUT，最后把生成的數(shù)據(jù)并串轉(zhuǎn)換合成 2組高速的1.25 Gbps 14通路的LVDS數(shù)據(jù)發(fā)送給DAC。2.5 GSPS這個(gè) 級(jí)別使用比較普遍的DAC是AD9739，另外LTC2000/LTC2000A也有 著很好的SFDR性能。對(duì)于雙通道的DAC可以參考2.25 GSPS 16-bit 的AD9152 和性價(jià)比突出的1.23 GSPS 14-bit AD9121，對(duì)于雙通道 的DAC，數(shù)據(jù)接口通常是共享的，所以要留意獨(dú)立通道數(shù)據(jù)的 最高更新率……更多介紹請(qǐng)下載本方案完整文檔

備注1

方波脈沖波去抖動(dòng)，可以考慮把上升下降沿用斜線來處 理，要確保至少每個(gè)快沿上要有2個(gè)點(diǎn)生成，2點(diǎn)才能構(gòu)成一條 直線。這個(gè)時(shí)候快沿就真正變成了模擬信號(hào)，而不是直接0 1跳 變的類似數(shù)字波形，然后配合外部濾波器可以將抖動(dòng)控制在一 定范圍之內(nèi)。

備注2

關(guān)于高速信號(hào)鏈Layout的一點(diǎn)小技巧，如果高速電路里 有較大R的存在，就要考慮如何減少它周邊的寄生電容C，RC構(gòu)成的低通濾波會(huì)嚴(yán)重降低信號(hào)帶寬。例如高速運(yùn)放的反饋電阻 通常是幾百歐左右，那么這個(gè)電阻下面的地層或者電源層就需 要鏤空處理，減少寄生電容……更多技巧 請(qǐng)下載本方案完整文檔

自校準(zhǔn)和直流參數(shù)設(shè)置

通常室溫超過一個(gè)變化范圍，儀器就需要重新校準(zhǔn)一次。ADC2用 于自校準(zhǔn)的實(shí)現(xiàn)，模擬輸出的最后一個(gè)繼電器的另一端可以用作 自校準(zhǔn)功能，主要校準(zhǔn)信號(hào)在不同檔位的幅度和偏置。AD7124-4 是一顆24-bit的多通道輸入ADC，它還內(nèi)帶PGA，另外直接支持 ±1.8 V供電，這樣就不用外部增加level shift的運(yùn)放，也避免了外 部運(yùn)放引入的誤差。DAC2主要用于設(shè)置幅度調(diào)節(jié)，直流偏置調(diào) 節(jié)，輸出電流門限調(diào)節(jié)和微調(diào)VCO電壓等工作。通常要選擇16-bit 的DAC,例如AD5362，LTC2666-16，AD5676等。關(guān)于電壓參考，推 薦LT6657，具有較低的1.5 ppm/°C溫漂系數(shù)。另外對(duì)于交流信號(hào) 的自校準(zhǔn)主要是指兩個(gè)通道的相位對(duì)齊，可以通過PD相位檢測(cè) 器件來實(shí)現(xiàn)，推薦使用AD8302，2.7 GHz輸入帶寬，10 mV/度直流 輸出，小于1度的非線性。

外部調(diào)制信號(hào)

外部調(diào)制信號(hào)的輸入可以簡單分為兩類，一類是純模擬信號(hào)需 要ADC采樣，例如AM/FM調(diào)制等。另外一類其實(shí)是脈寬信號(hào)，簡 單信號(hào)調(diào)理一下就可以直接送給FPGA使用，不需要經(jīng)過ADC， 例如ASK/FSK調(diào)制等。ADC采樣過程會(huì)有不可避免的INL/DNL誤 差，所以要選擇比模擬通路DAC 14-bit高2-bit的 ADC。而且它有一 定的實(shí)時(shí)采樣需求，所以推薦整合度比較高的SAR ADC ADAQ7980 或者AD4000， ADI也有其他更高帶寬的ADC，可以根據(jù)實(shí)際需求來選擇。A2運(yùn)放可以選擇高速一點(diǎn)的電流反饋運(yùn)放LT1395用于 脈寬波的調(diào)理。

觸發(fā)輸入輸出

觸發(fā)輸入輸出端口的設(shè)計(jì)有一定的難度，主要體現(xiàn)在如何去除 和模擬通道輸出信號(hào)之間的抖動(dòng)。觸發(fā)輸入信號(hào)端口有可能是 個(gè)模擬信號(hào)，所以需要高速比較器來轉(zhuǎn)換成數(shù)字電平，例如 ADCMP605，直接差分輸出給FPGA，可以減少過長信號(hào)路徑導(dǎo)致 對(duì)模擬通道的串?dāng)_……更多介紹請(qǐng)下載本方案完整文檔

電源框圖 ——AWG 的電源拓?fù)鋮⒖紙D如下，主要以高整合度和低噪聲的電源 芯片為主。

圖 2. AWG 電源拓?fù)鋱D

信號(hào)源類的產(chǎn)品要求噪聲越低越好，信噪比越高越好。然而供 電多數(shù)來自ac至dc或者dc至dc電源，本身就有很多的開關(guān)噪聲 和高頻尖刺，所以對(duì)于LDO的選擇主要考量PSRR指標(biāo)，最好是選擇有寬頻抑制能力的，那樣就可以最大程度抑制dc至dc的紋 波和其諧波。比較推薦的一顆LDO是LT3045-1，它在10 MHz處依然有著50 dB以上的PSRR。對(duì)于供電電流比較大，電壓路數(shù)也比 較多的FPGA應(yīng)用場(chǎng)合，推薦選用LTM4643/LTM4644這樣的電源模 塊，簡化layout面積和設(shè)計(jì)難度，一片就可以滿足多數(shù)FPGA的供 電需求。對(duì)于DDR3之類的供電比較特殊，需要用到 VTT Termination 電壓，LT3618就是這樣一顆能滿足DDR3的專用供電芯片。