消費者對采用多媒體嵌入式處理器的產品的快速增長需要高性能和低功耗。但是使用戰術節能設計方案很難實現高性能處理所需的增加的計算復雜度和更快的時鐘速率。我們需要的是一種管理功耗的戰略方法，以優化特定嵌入式應用的性能與功耗。這種方法可以通過Blackfin處理器系列固有的動態電源管理功能實現。

Blackfin DSP是定點雙16位MAC /雙40 -bit-ALU數字信號處理器。它們是功耗敏感多媒體應用的理想選擇，因為它們支持多層次的電源管理方法，可根據系統需求調整性能。讓我們來看看嵌入式系統中的一些關鍵功耗考慮因素，看看Blackfin系列如何使用動態電源管理來解決這些問題。

節省功耗的典型策略是什么？

1。改變頻率和電壓

現代DSP通常采用CMOS FET開關設計，完全 on （并且負載非常輕）或完全 off （漏電流除外）在穩定狀態下。靜態功耗（處理器空閑時的靜態功耗）通常遠低于在器件主動切換和電壓擺動時，在非常高的開關頻率下FET負載電容的充電和放電所引起的動態功耗。

存儲在器件等效負載電容中的電荷（Q）等于電容乘以其上存儲的電壓（這是DSP的核心電源電壓，V _core ），

Q = CV _core

由于設備電流對此電容充電被定義為充電變化率關于時間，動態電流 I _dyn 由

I _dyn = dQ / dt = C（dV _core / dt）

電容器電壓的比率相對于時間的變化， dV _core / dt ，衡量電容器充電和放電的速度。對于給定的時鐘頻率 F ，完成充電或放電的最快時間是一個時鐘周期。因此，

dV _core / dt = V _core （F）

I _dyn = C（dV _core / dt）= CV _core F

因此，很明顯，動態功耗與工作電壓的平方成正比，與工作頻率成線性比例。因此，降低 F 會線性降低動態功耗，而降低 V _核心 會降低指數（見圖1）。

考慮圖1中結合的三種不同的DSP功能，所有這些功能都有非常不同的性能需求：

例如，F0（x）可能是視頻處理算法， F1（y）可以是監控模式（DSP正在收集數據并進行最少的處理），而F2（z）可能是從串行端口流出壓縮視頻的過程。

當DSP具有延長的監視活動時間時，僅更改功耗敏感應用中的頻率（而非電壓）非常有用。也就是說，如果DSP正在等待外部觸發，則不需要以最大頻率運行。

然而，在某些電池供電的應用中，僅僅改變頻率可能不足以節省功率。例如，如果應用程序運行三段代碼，則降低這些段中任何一段的操作頻率意味著特定的代碼段將花費更長的時間來執行。但是如果DSP運行時間更長，則當三個部分完成時將消耗相同的功率。例如，如果頻率降低了兩倍，則代碼執行時間將縮短兩倍，因此無法實現凈功耗節省。

另一方面，可節省大量功耗通過降低電壓和頻率來實現。這種功耗節省可以通過以下等式建模：

P _R / P _N =（F _CR / F _CN ）（V <子> DDR / V <子> DDN ） ² （T <子> FR / T <子> FN ）

其中

• P _R / P _N 是減少的比例功率與額定功率
• F _CN 是標稱內核時鐘頻率
• F _CR 是降低的核心時鐘頻率
• V _DDN 是標稱內部電源電壓
• V _DDR 是降低的內部電源電壓
• T _FR 是的持續時間> F _CR
• T _FN 是在 F _{CN運行的持續時間}

例如，圖2顯示了具有以下特征的場景：

• F _CN = 300 MHz
• F _CR = 100 MHz
• V _DDN = 1.5 V
• V _DDR = 1.0 V
• T _FR = 3
• T _FN = 1

因此

（ P _R / P _N ） =（100/300）（1.0 / 1.5） ² ×（3/1）= 0.44 →節省56％！

由于Blackfin處理器不僅具有可編程工作頻率，而且還允許核心電壓隨頻率變化而變化，因此在以較低頻率和較低頻率運行一段代碼時將消耗更少的功率電壓，即使執行時間較長。電壓 - 頻率轉換在ADSP-BF532上自動處理，而對于ADSP-BF535，則遵循簡單的序列。當然，重要的是要記住開發人員必須確保在任何系統時鐘頻率變化期間連接到外部系統的外圍通道的完整性。

可視電話應用說明了如何利用改變工作頻率和工作電壓的能力來大大延長電池壽命。例如，如果僅在視頻連接期間需要最大性能（最大核心時鐘頻率），則當使用電話進行僅語音事務時，核心頻率可以降低到某個預設值。對于僅操作時間不敏感的增值特征（例如，個人管理器），可以進一步降低頻率。在Blackfin處理器上，每個PLL頻率轉換都可以在不到40微秒的時間內完成。

實現

Blackfin時鐘生成單元

時鐘 - 生成 單元，其中包含鎖相環（PLL）和相關的控制電路，是Blackfin處理器中動態電源管理的一個組成部分。 PLL具有高度可編程性，允許用戶動態控制處理器的性能特性和功耗。

圖3顯示了ADSP-BF532時鐘發生單元的簡化框圖。輸入晶振或振蕩器信號（10至33 MHz）施加于CLKIN引腳。然后，PLL將該信號乘以1×至31×的可編程因子。然后，獨立的A和B分頻器獨立地產生核心時鐘（CCLK）和系統/外設時鐘（SCLK）頻率。控制邏輯確保系統時鐘頻率不會超過核心時鐘頻率。

這種方法的最大優點是CCLK和SCLK可以“在運行中”進行更改，而且周期開銷非常小。因此，設計人員無需再考慮改變時鐘頻率，以滿足不同代碼段的不同性能要求。從設計人員的角度來看，動態功耗的線性節省沒有實現成本。

時鐘發生單元的另一個特點是它可以被旁路以允許CLKIN信號直接通過CCLK 。此功能允許在非活動操作間隔期間使用極低頻率CCLK，以進一步降低總功耗。

2。靈活的電源管理模式