全球對通信服務的需求持續增長，制造商必須不斷降低新安裝的網絡設備的規模和成本，同時堅持高標準的服務和質量。構建強大網絡的一部分是管理時鐘。時鐘和時序要求包括有線和無線網絡集線器的系統級同步，以及高密度收發器機柜內的本地信號分配。為了應對這一系列廣泛的設計挑戰，公司聘請信號完整性專家來解釋規范，監督測試，并推薦保證在整個網絡中保持干凈，低抖動時鐘的組件。

詢問任何信號完整性專家的時間抖動，他/她可能會概述分布式組件所帶來的挑戰，這些挑戰一個接一個地影響系統的總抖動預算。時鐘上的時間抖動是邊緣不確定性的度量。所有系統都可以容忍一些時鐘邊沿不確定性。但是當時鐘邊緣越來越隨機時出現時，系統開始崩潰。缺少一個時鐘周期可能導致發送器和接收器失去同步。

當時間抖動限制系統的總體信噪比或誤碼率時，數據可能會丟失。在移動網絡中，這可能會降低通話質量，甚至掉線。

考慮一個需要串聯四個時鐘功能的系統：倍頻，分頻，相位偏移和電平轉換。如果每個功能由單獨的組件執行，則必須在數學上組合每個設備的時間抖動以計算總時鐘路徑抖動。四個級聯組件，每個具有1.5皮秒（ps）rms的抖動規格，產生3 ps rms的總抖動（注意：平方和方法的平方根適用）。

因此，完整的時鐘路徑具有兩倍于各個組件的抖動。

現在將其與所有關鍵時序功能集成到單個器件中的解決方案進行比較 - 一個完整的鎖相環（PLL），包括電壓控制用于倍頻的振蕩器（VCO），具有內置相位偏移功能的五通道分頻器，以及提供LVPECL，LVDS或CMOS電平選擇的時鐘輸出驅動器。采用集成方法，可將總時鐘路徑抖動控制在遠低于1 ps rms。

ADI公司的AD9516集成2.8 GHz時鐘發生器，具有14通道分配，使網絡設計人員能夠產生14個干凈，低抖動單芯片時鐘。此外，AD9516在其六個LVPECL輸出之間提供低時間偏移。這種能力意味著設計人員可以確保所有六個時鐘邊沿都出現在明確定義的時間窗內。 LVDS / CMOS通道包括可編程延遲線，可用于補償系統其他部分的延遲。兩個輸入-A和B-功能自動切換，在參考時鐘故障時提供保護。最后，由于獨立振蕩器是網絡中最可能出現故障的組件之一，因此AD9516通過在片上集成VCO來提高整體系統可靠性。

ADI公司提供各種時鐘和定時解決方案，使信號完整性工程師能夠在降低新設備尺寸和成本的同時保持性能。有關數據表，免費樣品和更多信息，請訪問www.analog.com/clock-timing/AD9516。