問題：

16位SAR轉換器應用在600 kSPS時是否可以達到125 dB的動態范圍？

答案：

是，89 dB + 18 dB + 20dB≥125dB。

簡介

對于需要高動態范圍的應用，Σ-Δ轉換器經常使用。這些應用主要可以在化學分析，醫療保健和體重管理領域找到。但是，許多這些模塊無法快速轉換。圖1中的電路描述了一種將高動態范圍與高轉換速率相結合的方法。

圖1中的電路顯示了一個具有2.5 MSPS和上游可編程的16位SAR轉換器儀表放大器，將增益設置為1或100.通過FPGA中的過采樣和數字信號處理，該電路可實現大于125 dB的動態范圍，并且仍然非常安靜。高動態范圍是通過AD8253的自動切換和過采樣實現的，其中信號的采樣速率遠高于奈奎斯特頻率。根據經驗，采樣頻率加倍可在原始信號帶寬下將信噪比（SNR）提高約3 dB。在圖1所示的電路中，仍然在FPGA中應用數字濾波，以消除高于感興趣的信號帶寬的噪聲。原理如圖2所示。

為了達到最大動態范圍，在輸入端使用儀表放大器將極低信號放大100倍。有關噪聲的幾點考慮因素在以下內容：

對于> 126 dB動態范圍的要求，輸出3 V（6 V pp）輸入信號時的最大噪聲電平為1μVrms。 AD7985是一款16位SAR轉換器，具有2.5 MSPS的特性。如果它以600 kSPS（低功率損耗11 mW）和過采樣72運行，則產生大約8 kSPS的采樣率，因此帶寬為4 kHz。從這些條件，產生最大15.8nV /√Hz的噪聲密度（ND）。該值對于選擇正確的儀表放大器很重要。 ADC通常具有89 dB的SNR，而過采樣72分鐘則額外增加18 dB，因此仍需要大約20 dB才能達到126 dB的目標，這是儀表放大器的任務。 AD8253的增益為100時，其值為11 nV /√Hz。以下AD8021用作ADC驅動器和電平調節，增加了2.1 nV /√Hz的噪聲。

模擬信號鏈由參考電壓ADR439（或REF194）以及ADA4004-2作為參考緩沖器和驅動器完成，用于產生偏移電壓。

除了組件中的模擬路徑，FPGA（或處理器）對電路性能很重要。關鍵任務是將儀表放大器的增益從1切換到100.為此，編程了許多閾值以確保ADC不飽和。因此，AD8253在輸入電壓高達約20 mV時的增益為100，這使得ADC輸入端的最大電壓為2.0 V.然后FPGA將AD8253的增益降低到1，沒有延遲，以防止過驅動（見圖3）。

電路的變化可以與其他ADC（如AD7980）一起工作（16 -bit，1 MSPS），AD7982（18位，1 MSPS）或AD7986（18位，2 MSPS）。同樣，代替增益為1,10,100和1000的AD8253，可以使用儀表放大器，例如具有較低范圍的AD8251（增益為1,2,4和8）。也可以選擇參考電壓。

除模擬路徑中的組件外，FPGA（或處理器）對電路性能也很重要。關鍵任務是將儀表放大器的增益從1切換為100。為此，對許多閾值進行了編程以確保ADC不飽和。因此，AD8253在輸入電壓高達20 mV左右時以100為增益運行，這使得ADC輸入端的最大電壓達2.0 V。然后，FPGA將AD8253的增益降至1且沒有延遲，以防止過載（見圖3）。

圖3.增益開關示例。

電路的變化可通過AD7980（16位、1 MSPS）、AD7982（18位、1 MSPS）或AD7986（18位、2 MSPS）等其他ADC操作。同樣，不使用增益為1、10、100和1000的AD8253，而改用具有較低范圍的AD8251等儀表放大器（增益為1、2、4和8）。基準電壓的選擇也可能會改變。

完整開發系統可在analog.com/CN0260上找到。

Thomas Tzscheetzsch

Thomas Tzscheetzsch ［thomas.tzscheetzsch@analog.com］于2010年加入ADI公司，擔任高級現場應用工程師。2010年至2012年，他負責支持德國中部地區的客戶群，自2012年以來，他任職于關鍵客戶團隊，為關鍵客戶提供支持服務。2017年重組后，他負責中歐國家IHC市場的FAE團隊，擔任FAE經理。

在職業生涯的最初階段，他于1992年至1998年在一家機械制造公司任電子工程師兼部門負責人。在哥廷根應用科學大學完成電氣工程學習后，他任職于Max Planck研究院從事太陽能系統研究工作，擔任硬件設計工程師。2004年至2010年，他任職于ADI公司產品經銷商的現場應用工程師。