SystemVerilog的覆蓋率建模方式
為了確保驗證的完備性，我們需要量化驗證目標。SystemVerilog提供了一套豐富的覆蓋率建模方式....
基于DUT內部寄存器值的鏡像
寄存器模型保持著DUT內部寄存器值的 鏡像（mirror） 。 鏡像值不能保證是正確的，因為寄存器模....
管理test case結束機制介紹
UVM中每個phase都有一個內置的objection ，為components和objects提供....
Easier UVM Code Generator Part 4:生成層次化的驗證環境
本文使用Easier UVM Code Generator生成包含多個agent和interface....
UVM Transaction-Level Modeling (TLM)概述
驗證生產力的關鍵之一是在一個合適的抽象級別上考慮驗證問題。也就是說，在驗證DUT時應該創建一個支持適....
Easier UVM Code Generator Part 2:添加用戶定義的代碼
在本文中，我們將進一步實現monitor和coverage collector components....
Easier UVM Code Generator Part 1: 運行仿真
在運行uvm代碼生成器后，我們現在可以開始運行仿真。同樣，我們將命令行放入腳本文件中
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