當(dāng)高位相等時(shí)，兩數(shù)的比較結(jié)果由低位比較的結(jié)果決定?！　?/p>

根據(jù)表達(dá)式畫出邏輯圖：

電路利用了１位數(shù)值比較器的輸出作為中間結(jié)果。它所依據(jù)的原理是，如果兩位數(shù)A1A0和B1B0的高位不相等，則高位比較結(jié)果就是兩數(shù)比較結(jié)果，與低位無關(guān)。這時(shí)，由于中間函數(shù)（A1＝B1）＝０，使與門G1、G2、G3均封鎖，而或門都打開，低位比較結(jié)果不能影響或門，高位比較結(jié)果則從或門直接輸出。如果高位相等，即（A1＝B1）＝１，使與門G1、G2、G3均打開，同時(shí)由（A1＞B1）＝０和（A1＜B1）＝０作用，或門也打開，低位的比較結(jié)果直接送達(dá)輸出端，即低位的比較結(jié)果決定兩數(shù)誰大、誰小或者相等。

三、一位數(shù)據(jù)比較器電路的設(shè)計(jì)

1．設(shè)計(jì)目的

（1） 了解EDA技術(shù)的發(fā)展及應(yīng)用

（2） 掌握VHDL語言的基礎(chǔ)知識(shí)，熟悉在數(shù)字電路系統(tǒng)設(shè)計(jì)中VHDL程序設(shè)計(jì)

（3） 學(xué)習(xí)MAX+PLUSⅡ軟件的應(yīng)用方法

（4） 應(yīng)用EDA技術(shù)的設(shè)計(jì)方法完成4位右移移位寄存器的設(shè)計(jì)（采用原理圖和文本法兩種方法實(shí)現(xiàn)），并在MAX+PLUSⅡ上仿真

2 、關(guān)于MAX+PlusⅡ的使用與仿真

2.1、 MAX+plus2軟件簡(jiǎn)介

MAX+plusII是Altera公司提供的一個(gè)集成化開發(fā)系統(tǒng)，該系統(tǒng)界面友好，學(xué)習(xí)容易，使用簡(jiǎn)單，功能齊全，是一款流行的EDA開發(fā)平臺(tái)。

MAX+PLUSII把這些設(shè)計(jì)轉(zhuǎn)自動(dòng)換成最終所需的格式。其設(shè)計(jì)速度非常快。對(duì)于一般幾千門的電路設(shè)計(jì)，使用MAX+PLUSII，從設(shè)計(jì)輸入到器件編程完畢，用戶拿到設(shè)計(jì)好的邏輯電路，大約只需幾小時(shí)。設(shè)計(jì)處理一般在數(shù)分鐘內(nèi)完成。特別是在原理圖輸入等方面，Maxplus2被公認(rèn)為是最易使用，人機(jī)界面最友善的PLD開發(fā)軟件，特別適合初學(xué)者使用。

EDA （Electronic Design Automation）

EDA技術(shù)就是依靠功能強(qiáng)大的電子計(jì)算機(jī)，在EDA 工具軟件平臺(tái)上，對(duì)以硬件描述語言HDL為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、仿真，直至下載到可編程邏輯器件CPLD/FPGA或?qū)Ｓ?a href="http://m.xsypw.cn/v/tag/123/" target="_blank">集成電路ASIC芯片中，實(shí)現(xiàn)既定的電子電路設(shè)計(jì)功能。

2.2、MAX+plus2 使用方法簡(jiǎn)要說明

MAX+plus2硬件平臺(tái)的微機(jī)最好配置512MB內(nèi)存、4，3GMB硬盤，可以在Windows XP等操作系統(tǒng)支持下工作。在進(jìn)行了MAX+plus2的系統(tǒng)安裝和系統(tǒng)啟動(dòng)后，對(duì)于所要設(shè)計(jì)和仿真的系統(tǒng)需要進(jìn)行如下基本步驟：

（1）VHDL語言工程文件的建立和編輯；

文件的建立：新建文件（file/new/text editor file）、輸入文本（text editor）、保存文件（file/save）；文件的修改：打開需修改文件（file/open/*.vhd）、修改（text editor）、保存 （file/save）；

（2）電路圖的建立和編輯

建立文件打開圖形編輯器，選擇file/save as建立.gdf文件、輸入所需元件及電路模塊、編輯端口名稱、對(duì)各電路塊及輸入/輸出端口進(jìn)行連線、在設(shè)計(jì)過程中，可以隨時(shí)對(duì)已進(jìn)行工作進(jìn)行保存；

（3）VHDL語言程序的編譯

編譯的目的：生成可以進(jìn)行仿真、定時(shí)分析及下載到可編程器件的相關(guān)文件。

編譯的步驟：打開需編譯源程序（file/open）、編譯（MAX+ plus II/compiler）、為當(dāng)前文件建立項(xiàng)目（file/project/set project to current file）；

（4）VHDL語言程序的仿真

VHDL程序的仿真過程大致可以分為三個(gè)步驟：生成波形文件、仿真、定時(shí)分析。

3、基本門電路

CMOS組成的門

本次課程設(shè)計(jì)需要一些簡(jiǎn)單的電路，我們開始先介紹簡(jiǎn)單的電路。本實(shí)驗(yàn)中只用到TTL和CMOS組成的與門、非門兩種門電路

工作原理：

當(dāng)V（IN）=0V NMOS管截止，PMOS管導(dǎo)通，V（OUT）=VDD=5V

當(dāng)V（IN）=5V PMOS截止，NMOS管導(dǎo)通，V（OUT）=0V

4、數(shù)值比較器

4.1 1、數(shù)值比較器

1位數(shù)值比較器：比較輸入的兩個(gè)1位二進(jìn)制數(shù)A、B的大小。我們輸入信號(hào)是兩個(gè)要進(jìn)行比較的1位二進(jìn)制數(shù)，現(xiàn)在用A、B表示，輸出信號(hào)是比較結(jié)果

三種情況如下

它的真值表如下

由上述表達(dá)式及其真值表我們可知的1位數(shù)比較器設(shè)計(jì)比較成功。

1位數(shù)比較器邏輯圖如下

5、數(shù)值比較器的VHDL程序及仿真結(jié)果

5.1 、關(guān)于1位數(shù)值比較器的VHDL程序及仿真

VHDL程序如下

一位數(shù)值比較器的邏輯電路圖

仿真波形如下：

實(shí)事接線圖