（文章來源：清華大學）

清華大學微電子所、未來芯片技術高精尖創新中心錢鶴、吳華強教授團隊與合作者在《自然》在線發表了題為“Fully hardware-implemented memristor convolutional neural network”的研究論文，報道了基于憶阻器陣列芯片卷積網絡的完整硬件實現。該成果所研發的基于多個憶阻器陣列的存算一體系統，在處理卷積神經網絡（CNN）時的能效比圖形處理器芯片（GPU）高兩個數量級，大幅提升了計算設備的算力，成功實現了以更小的功耗和更低的硬件成本完成復雜的計算。

基于憶阻器陣列可以實現基于物理定律（歐姆定律和基爾霍夫定律）的并行計算，同時實現存儲與計算一體化，突破“馮諾依曼瓶頸”對算力的限制。

隨著人工智能應用對計算和存儲需求的不斷提升，集成電路芯片技術面臨諸多新的挑戰。一方面，隨著摩爾定律放緩，通過集成電路工藝微縮的方式獲得算力提升越來越難，另一方面，在傳統“馮諾依曼”架構中，計算與存儲在不同電路單元中完成，會造成大量數據搬運的功耗增加和額外延遲。阿里達摩院在2020年1月發布了《2020十大科技趨勢》報告，其中第二大趨勢為“計算存儲一體化突破AI算力瓶頸”。

報告指出：“數據存儲單元和計算單元融合為一體，能顯著減少數據搬運，極大提高計算并行度和能效。計算存儲一體化在硬件架構方面的革新，將突破AI算力瓶頸”。基于憶阻器的新型存算一體架構可以利用歐姆定律和基爾霍夫電流定律的實現基于物理定律的原位計算（Compute on Physics），打破“馮諾依曼”架構中的算力瓶頸問題，滿足人工智能等復雜任務對計算硬件的高需求。

當前國際上的相關研究還停留在簡單網絡結構的驗證，或者基于少量器件數據進行的仿真，基于憶阻器陣列的完整硬件實現仍然有很多挑戰：器件方面，制備高一致、可靠的多值憶阻器陣列仍是挑戰；系統方面，受憶阻器的阻變機理制約，器件固有的非理想特性（如器件間波動，器件電導卡滯，電導狀態漂移等）會導致計算準確率降低；架構方面，憶阻器陣列實現卷積功能需要以串行滑動的方式連續采樣、計算多個輸入塊，無法匹配全連接結構的計算效率。

錢鶴、吳華強教授團隊通過優化材料和器件結構，成功制備出了高性能的憶阻器陣列。為解決器件非理想特性造成的系統識別準確率下降問題，提出一種新型的混合訓練算法，僅需用較少的圖像樣本訓練神經網絡，并通過微調最后一層網絡的部分權重，使存算一體架構在手寫數字集上的識別準確率達到96.19%，與軟件的識別準確率相當。

與此同時，提出了空間并行的機制，將相同卷積核編程到多組憶阻器陣列中，各組憶阻器陣列可并行處理不同的卷積輸入塊，提高并行度來加速卷積計算。在此基礎上，該團隊搭建了全硬件構成的完整存算一體系統，在系統里集成了多個憶阻器陣列，并在該系統上高效運行了卷積神經網絡算法，成功驗證了圖像識別功能，證明了存算一體架構全硬件實現的可行性。
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