對于研發這些電子產品的工程師和設計人員來說，在提供高性能設計的同時，還要將低功耗，這是一個微妙的平衡。半導體設計水平的根本進步顯著提高了此類電子電路的能效。為實現節能降耗，過去幾年，行業主要關注的一直是多核架構。盡管采用多核架構能夠在一定程度上解決功耗問題，但有一種不太知名的處理器設計方法則有望更大幅度地降低能耗。即采用自同步（self-clocking）處理內核的方法。

功耗/性能/成本的權衡??

十年前，向更先進工藝節點的邁進是個激動人心的命題，這意味著：更快的時鐘速度；每片晶圓上可獲得兩倍的芯片數；當然還有更低的功耗。隨著晶體管幾何尺寸業已縮小至其最基本的原子維度，要同時改善產品的性能、成本和功耗這三要素就變得越發困難。設計團隊只能對上述三要素中的兩項進行優化，而無法同時提升全部三項性能：或者優化能耗和成本而犧牲性能；或者優化性能并以更高功耗換取邊際成本的改善。所有這些努力都要在高得多的開發成本，以及增加的設計復雜性和風險這一背景下進行的。這些趨勢反過來又導致對復雜SoC的投資回報評估變得更困難。

直到最近，微處理器性能方面的提升一直是通過采用在每個技術節點所能得到的更小、更快的晶體管來提高時鐘頻率的方法加以實現。架構方面的優化以及增加的數據路徑寬度進一步提高了性能，同時降低了內核工作電壓和功耗。在90納米技術節點，晶體管的漏電流成為一個重大挑戰。采用低閾值電壓的更小的晶體管可以減少芯片面積、增加性能，但是增加的漏電流會導致更高的成本。現在，設計人員面臨著艱難的選擇：加快時鐘頻率來提高性能，但要以顯著增加功耗為代價；降低功耗，但性能上的提升則很有限，要提升性能，只有使用更多門。

多核架構

目前業界提倡的關鍵策略是在同一個芯片內放置多個處理器，即多核架構。降低時鐘頻率會使每個處理器更省電，因此這種方法更環保。

多核處理器已越來越普遍，主要是因為它們具有降低功耗并提高系統性能的能力。顯然，兩個處理器能比一個處理器做更多有用功，且同時還會比簡單地使單個處理器的時鐘頻率快兩倍，從而更省電。這種架構可實現更高能效，但會帶來兩種主要的副作用：降低了硅使用效率；更高的系統復雜性。

由于多核架構需要復制多個相同的核，所以它實質上是直接以硅面積換取系統性能的提升。因采用更小晶體管帶來的縮小硅芯尺寸方面的好處會由于要實現多個核而大打折扣。

傳統處理器設計面臨的挑戰

隨著工藝節點演進到40納米以下，漏電流一直是個問題。增加的另一個挑戰是需要管理片上工藝變異。兩個關鍵半導體工藝參數——晶體管閾值電壓和晶體管有效長度——的變化可能對設計的性能和功耗產生重大影響。隨著制造過程中變異的增加，在這些節點的SoC設計人員必須更加謹慎，并采取降低工作頻率的措施，以保證設計不僅能滿足性能規范，而且要實現可制造性設計。

在半導體技術演進過程中，另一個廣為關注的問題是發熱和散熱。功耗與容抗以及電壓的平方成正比。在90納米節點之前，隨著工藝節點的微縮，開關電壓也隨之減小，從而降低了功耗。現在，工作電壓已接近單個晶體管的閾值電壓，不可能獲得相應的功耗降低以抵消縮小了的芯片面積的散熱需求。

隨著半導體工藝技術的發展，在給定面積上放置了越來越多的門，如果每個門的功耗不能相應降低，那么該特定面積內產生的熱量將增加。由于封裝和散熱器的散熱能力有限，所以，如果轉向較小幾何尺寸和更快時鐘頻率將會很快超出設計的散熱能力，從而限制了設計所能達到的性能。在升級到更小工藝節點時，傳統的數字邏輯設計方法學遇到的挑戰越來越大，這就迫使業界尋找到能同時在性能、功耗和成本三方面帶來改進的新解決方案。采用自定時（self-timed）異步架構就是解決這些核心問題的一個辦法。

異步設計方法的優勢

異步電路可以提供多種優勢。理想情況下，該技術可實現最高速的電路；還可被用于獲得功耗最低的器件。異步（或無時鐘電路）設計方法也可用于開發高性能、低功耗和具有更高硅利用率的處理器。

為了解異步電路的優勢，首先要將該設計技術與普遍使用的同步方法進行比較。圖1所示為一個典型的高度流水線化的處理器設計，由同步實現轉到異步實現方法時的綜合影響。

去掉了時鐘樹。同步高速處理器需要大的時鐘樹來保持序列塊的同步。這些時鐘樹需要大功率緩沖器來驅動覆蓋了大部分芯片的復雜高容抗網絡。在每一時鐘周期，時鐘狀態改變兩次、在上升沿和下降沿都要耗電。這些時鐘樹不進行任何信息處理、不承當任何有用的計算工作，但它們消耗了總功率的很大一部分。因此，對于高性能處理器而言，僅消除時鐘樹一項就可降低40%的功耗。

去掉了流水線狀態單元。現代的同步高性能處理器高度依賴于流水線設計技術。這些流水線需要非常多的級間（inter-stage）觸發器和狀態單元以支持高頻時鐘工作。然而，這些級間觸發器和狀態單元對于處理器執行的實際數據處理和計算任務并無貢獻。在異步設計中，這些存儲單元被棄除，從而節省了它們所占用的硅片空間以及大量功耗。

去掉了富余的邊沿時序。級間觸發器需要設置和保持時間，這就要求在時鐘跳變沿之間的這段時間不能用于高頻同步設計中的計算工作。此外，由于每一亞微米技術節點的縮微都趨向于增加路徑時序的不確定性，這就進一步縮短了時鐘邊沿之間的有效工作期（active period）。這也意味著，在同步設計中，為執行同樣工作，級間電路邏輯需要被設計得比單個時鐘周期更快。

這需要在數據路徑中更多地使用更大、功率更高的緩沖器。在異步處理器設計中，邏輯沒必要處理這么小的時間間隔。可以使用更慢、更小、功耗更低的電路來建構這些邏輯，而且同時還保證了同等整體性能水平。由于門可以慢一些，因此允許更多地采用低漏電、高閾值電壓（VHT）門，從而大大減小了漏電流并進一步降低了功耗，縮小了硅芯面積。

縮短了互連線長度。前面談到的硅片面積的縮小可進一步降低功耗，這是因為隨著這些單元間電路的縮微會導致單元間連線縮短。線路越短、容抗越小，因此使用較小的緩沖器對其進行切換所需的功耗也越低。

在處理器實現過程中采用異步設計方法，可以去掉對處理和計算任務沒有貢獻的時鐘樹和時序單元。它們還削減了對處理電路的時序約束，從而縮小了面積、降低了功耗。這意味著可采用更少的硅片來完成同等功能，從而降低功耗，因而大幅減小了硅片面積并降低了產品成本。迄今為止，在許多應用中，降低功耗都是極為重要的，這也是設計人員面臨的關鍵挑戰。

本文小結

綜上所述，去掉了全部時鐘電路可顯著降低功耗；而去掉了所有級間存儲和狀態單元既縮小了芯片面積又降低了功耗。此外，通過在余下的電路中使用更慢、更小、更省電的邏輯單元，也能夠在減少芯片面積和功耗的同時，獲得同等性能；而電路整體尺寸的縮小又進一步削減了功耗。

使用異步架構的另一個重要意義是散熱，因為發熱和散熱是決定在單一封裝內可放置多少個核的限制性因素。與同步設計方法相比，基于異步架構的設計，其處理能力5倍于前者，從而大大降低了整體系統成本，為SoC應用開啟了新的可能性。

在一個功耗、性能和成本成為主流訴求的年代，異步設計方法具有的諸多優勢是處理器業者無法忽視的。對那些不僅要降低成本、提高性能而且還要減少能耗影響的制造商來說，掌握該技術并將其應用到其處理器和產品設計中，將能獲得無與倫比的高能效和性價比，從而把握市場先機。

圖：采用異步設計方法可以實現更低功耗的處理器電路。

Michel Laurence

聯合創始人兼執行董事

Octasic公司