人們通常用每秒百萬條指令（MIPS）來衡量微控制器（MCU）的計算性能，但是沒有任何兩個MCU/SoC架構是完全相同的，加速不同應用性能的集成度也不相同。因此，在采用適當硬件特性的情況下，固件應用可減少對CPU資源的占用。在移植到不同架構的過程中，如果開發人員只關注MIPS，僅以MIPS來預測應用所需的計算性能，那么就會大錯特錯了。本文將就典型的計算問題分析MCU/SoC的多種架構特性，目的是說明MIPS并不能真正反映器件的計算性能，并探討我們應當如何應對這一問題。此外，鑒于目前比較此類產品系統級功能的基準標準較少，本文還將專門重點討論運行速率在100MHz以下的MCU/SoC器件。

　　100MHz以下架構的特點

　　100MHz以下的MCU通常使用8位、16位或32位架構，數據總線寬度為8位、16位或32位。這些產品也可分為其它多種類型，如Harvard/Von Neumen和RISC與CISC等，每種類型都有其引人關注的不同之處。對大多數MCU而言，不同的指令需要執行不同的機器資源。此外，振蕩器頻率通常與機器工作周期不同，比如，就經典的8051而言，振蕩器的12個周期才相當于機器工作1個周期。而對許多PIC器件而言，4個振蕩器周期就對應于1個機器工作周期。

　　下面我們通過一個示例來更好地了說明這一問題。假設某器件的振蕩器頻率為20MHz，其兩個振蕩器周期對應于1個機器工作周期。此外，指令執行需要1到6個機器工作周期。那么，該器件的MIPS額定值是多少呢？我們將振蕩器頻率除以2，得到可用的機器工作周期為1千萬。不過，如何將機器工作周期轉換為MIPS則取決于我們如何看待這一問題。如果您是營銷人員，您會只專注于最佳情況，也就是假定每條指令只要一個工作周期，這樣這款產品的性能就是10 MIPS。如果您想了解最低的理論性能，那么就會假定每條指令需要6個工作周期，這就會得到1.66（10/6）MIPS。這里我們得到了最高和最低的MIPS。對典型應用而言，實際的MIPS性能介于二者之間，具體取決于應用的指令集組合。我們這里還作了令一個假定，即認為不同的架構指令計算性能類似，但這基本上是不現實的。

　　我們這里假定機器工作周期數量是決定器件執行指令數量的唯一因素。下面，我們設想一下閃存對處理性能的影響。一般而言，閃存提供數據的速率不超過20MHz。因此，如果CPU運行速率超過20MHz，而用閃存執行指令，那么閃存數據速率就成為了最大的瓶頸。在此情況下，我們可讓閃存總線帶寬高于數據總線帶寬，并創建指令緩沖器以跟上指令速率，從而解決上述問題。要做到這一點，CPU就要在執行當前指令時調用下一條指令。這種做法對線性代碼而言沒問題。但不幸的是，實際系統代碼很少是線性的。每次代碼出現分支，指令緩沖器都必須重構。另一種改進性能的辦法是添加緩存容量。簡而言之，如果一個MCU/SoC管理閃存的效率較高，而另一個效率較低，則即便機器工作循環和指令集相同，性能數據也將大不相同。

　　我們已經比較熟悉類似上述的各種因素，開發人員通常會在比較不同器件的性能時考慮到這些相關因素。下面我們來談談某些不太明顯的因素。

　　DMA對MIPS的影響

　　某MCU/SoC器件支持DMA（直接存儲器存取）功能，其能將CPU從存儲器存取工作中解放出來，從而提高性能。我們怎么評估DMA對MIPS的影響呢？先來看看主模式下串行通信協議SPI的典型使用情況。SPI是一個很好的例子，因為它通常是MCU/SoC上最高吞吐量的板內通信外設，而且配合存儲器、以太網、無線收發器芯片等一同使用。

　　假定：

　　SPI速率：8Mbps

　　數據包大小：128字節

　　數據吞吐率要求：每個數據包160uS

　　如SPI速率為8Mbps，那么傳輸1個字節需要1uS。因此，傳輸128個字節需要128uS。我們的預算為每個數據包160uS，這就剩下32uS（160-128）用于SPI管理。這32uS的預算要平均分配給128個字節，因為系統每一個uS都要載入一個新數據字節。32uS除以128即可得到SPI管理每數據字節傳輸有250nS的時間。

　　就上例而言，DMA將MCU/SoC速率需求降低了160MHz，而將CPU處理能力需求降低了200MHz。如果我們假定一次周期相當于MIPS，那么本應用的DMA就相當于一個200MIPS處理器。

　　DMA實現的高效MIPS在很大程度上取決于吞吐量需求。我們再舉一個本應用的極端例子。假定每個數據包沒有時間限制，那么DMA每字節節約的CPU周期數達50個，那么就128個字節而言，周期數節約可達6400個。如果MCU需要在16MHz的情況下支持8MHz SPI，且128個字節的數據包每秒只傳輸一次，那么不支持DMA的MCU/SoC運行速率就需達到每秒16，006，400條指令，性能水平和支持DMA的MCU每秒160萬條指令相當。因此，就這一特殊的使用案例而言，DMA的影響可以忽略不計。

　　協處理器對MIPS的影響

　　MCU/SoC帶協處理器的情況并不少見。協處理器能并行處理某些高計算強度任務，將CPU解放出來并提高處理器的MIPS效率。

　　我們不妨設想一下這樣一款應用，其輸入音頻數據進入后由ADC采樣，采樣頻率為44.1Ksps。假設我們希望抑制50或60HZ的直線頻率。為此，我們需要使用數字帶阻過濾器。

　　采樣速率：44.1Ksps，采樣間隔22.7uS

　　FIR過濾器抽頭數：128

　　為了簡化說明，我們不考慮過濾器的輸出級。

　　就上例而言，協處理器將CPU速率要求降低了44.1 MIPS。請注意，該示例采用了簡單的FIR過濾器。如果需要更復雜的過濾器，那么MIPS要求可能會高得多（數百MIPS）。

　　可編程數字器件對MIPS的影響

　　一些MCU/SoC器件的可編程數字邏輯為CPLD或FPGA邏輯形式，這使開發人員能用硬件實施CPU功能，而CPU功能傳統上是用軟件實施的。下面我們來看看可編程數字邏輯對MIPS有什么影響。

　　我們假設三相無電刷DC（BLDC）電動機的轉速為30，000rpm。電動機的轉動要求脈沖時序。出于簡化目的，我們還假定用霍爾感應器來探測電動機轉子的位置。三個這樣的霍爾感應器用來實現上述目的。每轉60度，霍爾感應器輸出之一就會發生變化。如果電動機有兩個轉子極組，那么兩個電氣循環將對應于一次機械轉動。這就是說，就一次完整轉動而言，霍爾感應器輸出會改變12次。霍爾感應器輸出導致6個PWM輸出變化。各帶配套輸出的三個PWM用于創建6個PWM輸出。下圖顯示了霍爾感應器輸入同PWM輸出之間的關系。PWM值為正說明PWM高壓側工作，值為負則說明PWM低壓側工作。

　　下面我們來分析通常如何實施BLDC轉換，以及如果器件具備可編程邏輯（CPLD或FPGA）功能，又將如何簡化BLDC轉換。

　　就上例而言，可編程數字技術將CPU速率要求降低了1MIPS。如果電動機轉速較低，那么該技術對MIPS的影響也較低，反之亦然。上例采用了優化組裝和簡單的開環控制。實際應用會更加復雜，且通常使用C代碼，以簡化維護和再利用。如果使用一般性C代碼，則MIPS要求會增加到3 MIPS。幾乎所有電動機控制應用都需要類似于PID控制的多控制回路，這提高了計算要求。不過，如果通過硬件來完成相同工作，那么就能確保CPU占用為零。因此，整個電動機控制應用的MIPS需求介于5到10 MIPS之間，而采用硬件方法，需求則為零。

　　基于可編程邏輯的實施方案具有較高的再利用性，且不存在任何集成問題。實施一個電動機控制所需的可編程數字邏輯要求非常低，因此我們能在硬件中實施多個電動機控制和轉換邏輯。如果用CPU完成相同的工作，由于我們無法同時處理兩個中斷，那么MIPS需求就會增長好幾倍。此外，為了保證合理的中斷響應時間，CPU運行速率必須比最低速率要求快得多。因此，我們能用可編程邏輯輕松地實施完整的BLDC電動機控制系統，比如4個這樣的系統。不過，如果用MCU固件來實現相同的任務，則需要約100 MIPS的性能。

　　正如本文所述，MIPS并不能代表MCU/SoC器件解決系統級問題的真正能力。如果器件具備上述所有功能，那么什么樣的器件MIPS性能才適用呢？200 MIPS、500 MIPS還是1，000 MIPS？在所有情況下，MIPS不過是一個意義非常有限的數字而已。

　　那么，開發人員如何確定最適合應用需要的器件呢？不幸的是，這個問題并不太容易回答：

　　·確定應用中存在關鍵計時或CPU性能要求的區域。

　　·確定MCU/SoC廠商是否提供應用說明或類似于您所需應用的示例項目。如果已經提供，則能為您針對既定MCU/SoC來優化應用的程度提供指導。如果沒有提供，則應想辦法找到使用給定架構實施應用的潛在辦法，并了解您可使用哪些硬件特性。

　　·根據上述示例所示粗略估算MIPS性能要求。計算不必特別精確。您應盡力確定潛在的巨大差距。在上述所有示例中，性能差異都已足夠大，精確計算已非必要。

　　·如果性能差距較小，比如在10%到20%之間，而工作任務是應用的主要組成部分，則唯一的選擇是用廠商的開發工具包創建特定的實施方案，檢測實際性能差距。

　　·如果您計劃購買大量器件，則有關要求可作為RFQ（詢價單）的一部分。這讓廠商能根據您的特定應用提供器件性能相關信息。