引言

數(shù)控系統(tǒng)在工礦領(lǐng)域已得到廣泛應(yīng)用，計(jì)算機(jī)數(shù)控系統(tǒng)通過對(duì)數(shù)字化信息的處理和運(yùn)算，并轉(zhuǎn)化成脈沖信號(hào)，實(shí)現(xiàn)對(duì)電機(jī)的控制，進(jìn)而控制數(shù)控機(jī)床動(dòng)作和零件加工。隨著嵌入式技術(shù)的發(fā)展，我們可以設(shè)計(jì)規(guī)模更小，成本更低，功能更特定的嵌入式系統(tǒng)來完成傳統(tǒng)計(jì)算機(jī)數(shù)控系統(tǒng)所完成的工作。

1、設(shè)計(jì)方案

本系統(tǒng)以嵌入式處理器STM32和FPGA芯片為核心，運(yùn)動(dòng)控制方案中的處理部分都放在FPGA內(nèi)部實(shí)現(xiàn)。這是1種硬件軟化的方案，即具有軟件可編程、可重構(gòu)的特點(diǎn)，又有硬件那樣高性能、高可靠、高一致性的優(yōu)點(diǎn)。其系統(tǒng)原理框圖如圖1所示。

圖1 ?系統(tǒng)原理

STM32從SD卡中讀取數(shù)據(jù)文件并進(jìn)行相關(guān)算法處理，通過鍵盤掃描電路設(shè)置系統(tǒng)加減速的初始速度、最大速度、加速度的初始值以及一些控制參數(shù)。將相應(yīng)參數(shù)傳送到FPGA進(jìn)行處理，最后由FPGA控制輸出脈沖和脈沖間延時(shí)，通過高光耦隔離后輸出，控制電機(jī)的運(yùn)轉(zhuǎn)。通過RS232實(shí)現(xiàn)和上位機(jī)數(shù)據(jù)通信以及驅(qū)動(dòng)LCD完成人機(jī)交互工作。FPGA主要用來實(shí)現(xiàn)指令和數(shù)據(jù)處理模塊、加減速模塊、插補(bǔ)功能模塊（包括直線插補(bǔ)和圓弧插補(bǔ)）等運(yùn)動(dòng)控制算法。

2、運(yùn)動(dòng)控制算法在FPGA中的實(shí)現(xiàn)

2.1、速度控制算法在FPGA中的實(shí)現(xiàn)

為避免電機(jī)在啟動(dòng)、運(yùn)行以及換速過程中使各軸產(chǎn)生超程、沖擊、失步和振蕩的現(xiàn)象，保證運(yùn)動(dòng)機(jī)構(gòu)的平穩(wěn)和準(zhǔn)確定位，這就要求電機(jī)在各程序段轉(zhuǎn)接時(shí)具有一個(gè)加減速的過程，使其平滑的過渡。大多運(yùn)動(dòng)控制系統(tǒng)都擁有梯形加減速和S型加減速功能。由于梯形加減速算法簡(jiǎn)單，系統(tǒng)響應(yīng)快，效率高等優(yōu)點(diǎn)，結(jié)合本課題要解決的主要問題以及應(yīng)用的相關(guān)領(lǐng)域，課題在傳統(tǒng)梯形加減速的基礎(chǔ)進(jìn)行改進(jìn)來實(shí)現(xiàn)脈沖的輸出。梯形加減速算法采用脈沖疊加的方法在FPGA內(nèi)部的實(shí)現(xiàn)，即：以某一時(shí)鐘為基準(zhǔn)，將其進(jìn)行n次分頻后產(chǎn)生互不重疊的不同頻率的n種脈沖，然后提取所需要的幾種脈沖以式（1）進(jìn)行疊加，從而輸出連續(xù)可調(diào)的、不同頻率的脈沖來完成加減速運(yùn)算。式（1）如下所示：

由式（1）可知f0/2n為對(duì)基準(zhǔn)脈沖的分頻，分頻過程中通過對(duì)分頻計(jì)數(shù)器的位數(shù)進(jìn)行設(shè)置來產(chǎn)生不同頻率且不重疊的脈沖。系數(shù)a［N:0］是單位時(shí)間產(chǎn)生的脈沖數(shù)，即脈沖速率。由此可以得出該方法下的系統(tǒng)邏輯結(jié)構(gòu)電路圖如圖2所示。

圖2 ?系統(tǒng)邏輯結(jié)構(gòu)電路

在圖2中，系統(tǒng)主要包括時(shí)鐘發(fā)生器、脈沖速率發(fā)生器、脈沖發(fā)生器和疊加器（包括n位寄存器、n個(gè)與邏輯和n個(gè)或邏輯）4個(gè)單元。時(shí)鐘發(fā)生器主要對(duì)系統(tǒng)時(shí)鐘進(jìn)行分頻產(chǎn)生基準(zhǔn)脈沖;脈沖速率發(fā)生單元主要產(chǎn)生每單位時(shí)間輸出的脈沖數(shù)，即脈沖輸出速率單元，以及在里面完成加減速的判斷等功能;疊加單元主要將來自脈沖速率發(fā)生器的每單位時(shí)間脈沖數(shù)存儲(chǔ)在n位的寄存器中，然后完成和n種互不重疊的脈沖疊加的過程。

圖3為本設(shè)計(jì)在QuartusII中的仿真波形，值得說明的是為加快仿真速度，仿真前對(duì)某些參數(shù)進(jìn)行過修改。

圖3 ?仿真波形

2.2、DDA直線插補(bǔ)在FPGA中的實(shí)現(xiàn)

如果所選取的脈沖當(dāng)量足夠小，函數(shù)的積分運(yùn)算就變成了變量的求和運(yùn)算，則用求和運(yùn)算來代替積分運(yùn)算所引起的誤差可以不超過容許的數(shù)值。這樣，可以采取2個(gè)寄存器（被積函數(shù)寄存器Jv和余數(shù)寄存器Jr）和1個(gè)全加器Q構(gòu)成數(shù)字積分器。比值積分法取累加次數(shù)等于終點(diǎn)坐標(biāo)值中最大的1個(gè)，如進(jìn)行累加運(yùn)算，則該坐標(biāo)累加和每次皆為1，每次皆發(fā)一個(gè)進(jìn)給脈沖，作為進(jìn)給脈沖。從而使每次的進(jìn)給速度達(dá)到最大且均勻，所以加工的效率、加工的質(zhì)量都大為提高。比值積分法直線插補(bǔ)邏輯框圖如圖4所示。

圖4 比值積分法直線插補(bǔ)邏輯

DDA直線插補(bǔ)在QuartusII中的仿真波形圖如圖5所示。插補(bǔ)起點(diǎn)為（0，0），終點(diǎn)為（20，9）的直線。

圖5中x，y為輸入，D為累加寄存器，D1為溢出脈沖，D2為余數(shù)寄存器。xpp，ypp為輸出脈沖。將插補(bǔ)的結(jié)果與實(shí)際圖形比較如圖6所示。

圖5 ?仿真波形

放起點(diǎn)坐標(biāo)Yq和Xq。插補(bǔ)過程中，每當(dāng)Y軸溢出一個(gè)脈沖，JVx應(yīng)修正為JVx+1;而每當(dāng)X軸溢出一個(gè)脈沖，JVy應(yīng)修正為JVy-1。當(dāng)圓弧由起點(diǎn)S（Xq，Yq）移動(dòng)到終點(diǎn)E（Xe，Ye）時(shí)，X積分器JVx中的Y值將由Yq變?yōu)閅e，Y積分器JVy中的X值將有Xq變?yōu)閄e。對(duì)于修正過程中，加減1的取值要根據(jù)不同的曲線所在的象限和走向來決定。

圖6 ?插補(bǔ)結(jié)果與實(shí)際直線的比較

2.3、DDA圓弧插補(bǔ)在FPGA中的實(shí)現(xiàn)

DDA圓弧插補(bǔ)也是由被積函數(shù)和余數(shù)累加器夠成的［6，9？？12］。對(duì)于被積函數(shù)寄存器和余數(shù)寄存器的位數(shù)確定現(xiàn)在以第I象限逆圓為例來分析圓弧插補(bǔ)的被積函數(shù)和余數(shù)。對(duì)于圓弧插補(bǔ)，其被積函數(shù)是變量，是變動(dòng)的值，換句話說它的被積函數(shù)寄存器中的值要不斷進(jìn)行修正，并且圓弧插補(bǔ)時(shí)JVx對(duì)應(yīng)Y軸坐標(biāo)，JVy對(duì)應(yīng)X軸坐標(biāo)。例如，對(duì)圖7所示的插補(bǔ)來講，在插補(bǔ)開始時(shí)，JVx和JVy中分別存放起點(diǎn)坐標(biāo)Yq和Xq。插補(bǔ)過程中，每當(dāng)Y軸溢出一個(gè)脈沖，JVx應(yīng)修正為JVx+1;而每當(dāng)X軸溢出一個(gè)脈沖，JVy應(yīng)修正為JVy-1。當(dāng)圓弧由起點(diǎn)S（Xq，Yq）移動(dòng)到終點(diǎn)E（Xe，Ye）時(shí)，X積分器JVx中的Y值將由Yq變?yōu)閅e，Y積分器JVy中的X值將有Xq變?yōu)閄e。對(duì)于修正過程中，加減1的取值要根據(jù)不同的曲線所在的象限和走向來決定。

圖7 積分法圓弧插補(bǔ)邏輯

DDA圓弧插補(bǔ)在QuartusII中的仿真波形，插補(bǔ)起點(diǎn)為（11，0），終點(diǎn)為（0，11）的圓弧。如圖8所示。

圖 8 ?仿 真波形

圖8中x，y為輸入，xsum，ysum為累加寄存器，xD，yD為余數(shù)寄存器。xpp，ypp為輸出脈沖。將插補(bǔ)的結(jié)果與實(shí)際圖形比較如圖9所示。

圖9 ?插補(bǔ)結(jié)果與實(shí)際圓弧的比較

3、結(jié)論

為驗(yàn)證所設(shè)計(jì)芯片的插補(bǔ)功能，編寫了STM32粗插補(bǔ)程序，將產(chǎn)生的粗插補(bǔ)坐標(biāo)增量發(fā)給FPGA進(jìn)行插補(bǔ)實(shí)驗(yàn)，得到了理想的插補(bǔ)輸出脈沖，控制步進(jìn)電機(jī)的運(yùn)轉(zhuǎn)從而雕刻我們所需要的補(bǔ)軌跡圖形。又編寫了STM32脈沖處理程序，讀回了FPGA的輸出脈沖，并由串口發(fā)送給PC。最后通過編寫PC的串口通信程序以及根據(jù)插補(bǔ)脈沖繪圖的程序，把FPGA的輸出脈沖繪制成了插補(bǔ)軌跡圖形。最終繪圖結(jié)果顯示，在20M輸入時(shí)鐘頻率下，由插補(bǔ)脈沖生成的插補(bǔ)軌跡圖形正確，驗(yàn)證了本文設(shè)計(jì)的插補(bǔ)算法功能的正確性。插補(bǔ)芯片達(dá)到了高速插補(bǔ)功能要求。