設計行場掃描時序，一般有兩種方式：查找表方式和編程邏輯方式。查找表方式主要由存儲芯片構成，如SRAM、EPROM、PORM等。使用時，先根據所要產生的時序在存儲單元寫入相應的數值，查表時再從表內讀出時應存儲單元的數值，以形成掃描時序。掃描時序查找表分為行掃描時序查找表和場掃描時序查找表。場掃描時序查找表的輸入時鐘由行同步脈沖提供。用查找表形成時序的方法存在體積大、計算煩瑣的缺點。隨著大規模邏輯芯片的出現，利用編程邏輯方法產生行場掃描時序是一個發展方向。這種方法具有電路簡單、功能強、修改方便、可靠性高等優點。圖3為LCD控制器的框圖。

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　　在本設計中，點時鐘DCLK由處理器DSP的系統時鐘40MHz經數字鎖相環二分頻得到。點時鐘驅動行時序生成器，產生圖2所示的行同步信號HS和行消隱信號HB。為避免毛刺，控制器設計采用同步設計方法，如圖3所示，行同步信號HS通過一個微分電路，產生一個點時鐘周期寬的場時序生成器使能信號。在使能信號有效時，場時序生成器開始計數，并產生場同步信號VS和場消隱信號VB。行消隱信號HB和場消隱信號VB相與后即為數據使能信號DATA_EN。該數據使能信號作為產生幀存地址計數器的計數使能，以保證DATA_EN信號為高時，將象素送給AMLCD顯示。在DCLK的上升沿，幀存地址計數器加一，幀存SRAM經過一段延時后，象素數據出現在總線上。在DCLK的下降沿AMLCD將數據讀入。該LCD控制器的設計方法很容易用于VGA視頻接口。在VGA接口電路的設計中，不需點時鐘電路，只須將行同步信號與場同步信號輸出，將數據使能信號作為復合消隱信號輸入即可。產生行場掃描時序的VHDL描述如下：

　　entity seq_gen is

　　port(clk_seq : in std_logic;

　　rst_seq : in std_logic;

　　lcd_hs_out : out std_logic;

　　lcd_dataen : out std_logic;

　　lcd_vs_out : out std_logic;

　　pix_clk : out std_logic );

　　end seq_gen;

　　architecture rtl_seq_gen of seq_gen is

　　signal lcd_hb : std_logic;

　　signal lcd_hs : std_logic;

　　signal lcd_vb : std_logic;

　　signal lcd_vs : std_logic;

　　signal clken_vcount : std_logic;

　　begin

　　hcount: block

　　signal hcountreg :std_logic_vector(9 downto 0);

　　signal hz_temp : std_logic;

　　signal lcd_hz : std_logic;

　　begin

　　process (clk_seq,lcd_hz)

　　begin

　　if (lcd_hz = '1') then

　　hcountreg <= (others =>'0');

　　elsif clk_seq'event and clk_seq = '1' then

　　hcountreg <= hcountreg +1;

　　end if;

　　end process;

　　lcd_hb <= '0' when hcountreg >=600 and hcountreg < 650

　　else '1';

　　lcd_hs <='0' when hcountreg >=610 and hcountreg < 630

　　else '1';

　　hz_temp <= '1' when hcountreg = 650 else '0';

　　lcd_hz <=hz_temp or rst_seq;

　　end block hcount;

　　diff : block

　　signal inputrega : std_logic;

　　signal inputregb : std_logic;

　　begin

　　process(clk_seq)

　　begin

　　if clk_seq'event and clk_seq='1' then

　　inputregb <= inputrega;

　　inputrega <= not lcd_hs;

　　end if;

　　end process;

　　clken_vcount <= not inputregb and inputrega;

　　end block diff;

　　vcount : block

　　signal vcountreg : std_logic_vector(9 downto 0);

　　signal vz_temp : std_logic;

　　signal lcd_vz : std_logic;

　　begin

　　process (clk_seq,lcd_vz)

　　begin

　　if(lcd_vz='1')then

　　vcountreg <= (others => '0');

　　elsif clk_seq'event and clk_seq = '1' then

　　if clken_vcount = '1' then

　　vcountreg <= vcountreg +1;

　　end if;

　　end if;

　　end process;

　　lcd_vb <= '0' when vcountreg >=600 and vcountreg < 615

　　else '1';

　　lcd_vs <='0' when vcountreg >=607 and vcounreg < 610

　　else '1';

　　vz_temp <= '1' when vcountreg = 615 else '0';

　　lcd_vz <= vz_temp or rst_seq;

　　end block vcount;

　　pix_clk <=clk_seq;

　　lcd_dataen <=lcd_hb and lcd_vb;

　　lcd_hs_out <=lcd_hs;

　　lcd_vs_out <=lcd_vs;

　　end rtl_seq_gen;

　　這種用VHDL產生掃描時序的方法簡單、易讀，并且易于修改。在代碼中只須修改一些時序參數就能產生任意時序的波形，具有很好的可重用性。用FPGA Express 3.5半VHDL代碼綜合后，通過Foundation 3.1i進行布局和布線，用Foundation提供的門級仿真工具產生的行掃描時序仿真圖如圖4所示。

　　采用FPGA技術設計的AMLCD控制器，大大減少了電路板的尺寸，同時增加了系統可靠性和設計靈活性。這種用VHDL語言實現現行場掃描時序生成器的方法，具有簡便。易讀和可重用性強的特點。該AMLCD控制器已用Xilinx公司的SpartanII系列器件XC2S50實現，并在飛機座艙圖形顯示系統中實現應用。