五.強烈建議

　　1、 聲明多位的變量(寄存器)時，使用由高到的的方式：reg [31:0] addr;

　　2、 聲明寄存器組時，寄存器的位數由高到低，維數由低到高： reg [32-1:0] mem [0:15]

　　3、 if -else嵌套不超過7層，case語句要有保護語句default

　　4、 在verilog語法中， if...else if ... else 語句是有優先級的，一般說來第一個if的優先級最高，最后一個else的優先級最低。如果描述一個編碼器，在XILINX的XST綜合參數就有一個關于優先級編碼器硬件原語句的選項Priority Encoder Extraction.而case語句是"平行"的結構，所有的case的條件和執行都沒有“優先級”。而建立優先級結構會消耗大量的組合邏輯，所以如果能夠使用case語句的地方，盡量使用case替換if...else結構。

　　5、 在無明確要生成鎖存器時，要寫完整的選擇分支，避免產生鎖存器

　　6、 采用2段式或3段式FSM做設計，盡量避免采用1段式

　　7、 建議模塊所有輸入信號經過一級寄存器，縮短組合邏輯路徑

　　8、 一行程序以小于80 字符為宜，不要寫得過長

　　在例化時(即不同模塊的端口綁定)，盡量使用名字關聯，不要使用位置聯。這樣有利于調試和增加代碼的易讀性。

　　六.推薦使用

　　1、 盡量使用無路徑的“include”命令行; HDL應當與環境無關，如示例代碼(17)：

　　`include “../mem_map.inc” `include “mem_map.inc”

　　示例代碼15 糟糕的風格 示例代碼15良好的風格

　　2、 在不同的層級上使用統一的信號名;容易跟蹤信號，網表調試也容易

　　3、在頂層文件模塊中，在開始的時間標度命令中寫 “timescale 1ns/10ps”; 子模塊就不要寫了。便于統一修改。綜合時，也容易注釋掉。
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　　電子發燒友網【編輯總結】：好了，說到這里，想必大家對我們的FPGA設計風格和必知事項已經有了一定的了解了。學以致用，那么接下來的話，就要將這些規則應用到我們的實踐之中。希望感興趣的你們在看完這篇文章后，能夠自己去實踐實踐，加深印象。更多相關FPGA的內容盡在電子發燒友網，歡迎大家多多關注!

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