12、常用設(shè)計(jì)思想與技巧

　　（1）乒乓操作；

　　（2）串并轉(zhuǎn)換；

　　（3）流水線操作；

　　（4）異步時(shí)鐘域數(shù)據(jù)同步。是指如何在兩個(gè)時(shí)鐘不同步的數(shù)據(jù)域之間可靠地進(jìn)行數(shù)據(jù)交換的問題。數(shù)據(jù)時(shí)鐘域不同步主要有兩種情況：

　　兩個(gè)域的時(shí)鐘頻率相同，但是相差不固定，或者相差固定但是不可測(cè)，簡(jiǎn)稱為同頻異相問題。

　　兩個(gè)時(shí)鐘頻率根本不同，簡(jiǎn)稱異頻問題。

　　兩種不推薦的異步時(shí)鐘域操作方法：一種是通過增加Buffer或者其他門延時(shí)來調(diào)整采樣；另一種是盲目使用時(shí)鐘正負(fù)沿調(diào)整數(shù)據(jù)采樣。

　　13、模塊劃分基本原則：

　　（1）對(duì)每個(gè)同步時(shí)序設(shè)計(jì)的子模塊的輸出使用寄存器（用寄存器分割同步時(shí)序模塊原則）。

　　（2）將相關(guān)邏輯和可以復(fù)用的邏輯劃分在同一模塊內(nèi)（呼應(yīng)系統(tǒng)原則）。

　　（3）將不同優(yōu)化目標(biāo)的邏輯分開。

　　（4）將送約束的邏輯歸到同一模塊。

　　（5）將存儲(chǔ)邏輯獨(dú)立劃分成模塊。

　　（6）合適的模塊規(guī)模。

　　（7）頂層模塊最好不進(jìn)行邏輯設(shè)計(jì)。

　　14、組合邏輯的注意事項(xiàng)

　　（1）避免組合邏輯反饋環(huán)路（容易毛刺、振蕩、時(shí)序違規(guī)等）。

　　解決：

　　A、牢記任何反饋回路必須包含寄存器；

　　B、檢查綜合、實(shí)現(xiàn)報(bào)告的warning信息，發(fā)現(xiàn)反饋回路（combinational loops）后進(jìn)行相應(yīng)修改。

　　（2）替換延遲鏈。

　　解決：用倍頻、分頻或者同步計(jì)數(shù)器完成。

　　（3）替換異步脈沖產(chǎn)生單元（毛刺生成器）。

　　解決：用同步時(shí)序設(shè)計(jì)脈沖電路。

　　（4）慎用鎖存器。

　　解決：

　　A、使用完備的if…else語句；

　　B、檢查設(shè)計(jì)中是否含有組合邏輯反饋環(huán)路；

　　C、對(duì)每個(gè)輸入條件，設(shè)計(jì)輸出操作，對(duì)case語句設(shè)置default操作。特別是在狀態(tài)機(jī)設(shè)計(jì)中，最好有一個(gè)default的狀態(tài)轉(zhuǎn)移，而且每個(gè)狀態(tài)最好也有一個(gè)default的操作。

　　D、如果使用case語句時(shí)，特別是在設(shè)計(jì)狀態(tài)機(jī)時(shí)，盡量附加綜合約束屬性，綜合為完全條件case語句。

　　小技巧：仔細(xì)檢查綜合器的綜合報(bào)告，目前大多數(shù)的綜合器對(duì)所綜合出的latch都會(huì)報(bào)“warning”，通過綜合報(bào)告可以較為方便地找出無意中生成的latch。

　　15、時(shí)鐘設(shè)計(jì)的注意事項(xiàng)

　　（1）同步時(shí)序電路推薦的時(shí)鐘設(shè)計(jì)方法：

　　時(shí)鐘經(jīng)全局時(shí)鐘輸入引腳輸入，通過FPGA內(nèi)部專用的PLL或DLL進(jìn)行分頻/倍頻、移相等調(diào)整與運(yùn)算，然后經(jīng)FPGA內(nèi)部全局時(shí)鐘布線資源驅(qū)動(dòng)到達(dá)芯片內(nèi)所有寄存器和其他模塊的時(shí)鐘輸入端。

　　FPGA設(shè)計(jì)者的5項(xiàng)基本功：仿真、綜合、時(shí)序分析、調(diào)試、驗(yàn)證。

　　對(duì)于FPGA設(shè)計(jì)者來說，練好這5項(xiàng)基本功，與用好相應(yīng)的EDA工具是同一過程，對(duì)應(yīng)關(guān)系如下：

　　1. 仿真：Modelsim， Quartus II（Simulator Tool）

　　2. 綜合：Quartus II （Compiler Tool， RTL Viewer， Technology Map Viewer， Chip Planner）

　　3. 時(shí)序：Quartus II （TimeQuest Timing Analyzer， Technology Map Viewer， Chip Planner）

　　4. 調(diào)試：Quartus II （SignalTap II Logic Analyzer， Virtual JTAG， Assignment Editor）

　　5. 驗(yàn)證：Modelsim， Quartus II（Test Bench Template Writer）

　　掌握HDL語言雖然不是FPGA設(shè)計(jì)的全部，但是HDL語言對(duì)FPGA設(shè)計(jì)的影響貫穿于整個(gè)FPGA設(shè)計(jì)流程中，與FPGA設(shè)計(jì)的5項(xiàng)基本功是相輔相成的。