部分重配置降低靜態(tài)功耗
可以使用較小型的器件來降低靜態(tài)功耗。采用部分重配置，設(shè)計人員能夠有效地按時間段對 FPGA 進(jìn)行劃分，并單獨運行設(shè)計的各個組成部分。這種設(shè)計需要的器件尺寸要小得多，因為不是設(shè)計的每個部分都需要一直運行。

部分重配置既可降低動態(tài)功耗，又可降低靜態(tài)功耗。例如，許多設(shè)計必須高速運行，但它們峰值性能的運行時間可能很短。為節(jié)省功耗，設(shè)計人員可以利用部分重配置技術(shù)，為高性能設(shè)計添加一個可切換的低功耗版本，而不是一直處于最高性能下運行。在系統(tǒng)需要的時候，可以切換回高性能設(shè)計。

這個原則也適用于 I/O 標(biāo)準(zhǔn)，特別是在設(shè)計不是隨時都需要高能耗接口的時候。LVDS 需要較大的直流電供電，因此不管其活動程度如何，均屬于高能耗接口。設(shè)計人員可采用部分重配置，在設(shè)計不需要最高性能的時候，將 I/O從 LVDS 切換到較低功耗的接口，比如LVCMOS，然后在系統(tǒng)需要進(jìn)行高速傳輸?shù)臅r候切換回 LVDS。

時序約束對低功耗設(shè)計來說也具有重要意義。如果用戶在溫控環(huán)境中運行，請注意可以降低器件的速率來滿足時序要求。請務(wù)必讓器件的運行速率不超過設(shè)定的時鐘最高速率。讓時鐘的運行速度更快并不會收到更好的設(shè)計效果！一般來說，這樣做會占用更多的架構(gòu)資源，因為這會減少資源共享，增加邏輯/寄存器數(shù)量，增加布線，減少對FPGA 專用功能的調(diào)用。所有這些都會給動態(tài)功耗造成顯著影響。

I/O 功耗已經(jīng)成為總功耗的主要組成部分。在部分設(shè)計中，有高達(dá) 50%的功耗來自 I/O，尤其是在存儲密集的系統(tǒng)中。

可編程的轉(zhuǎn)換速率和驅(qū)動強度能夠降低 I/O 驅(qū)動的動態(tài)功耗。雖然許多設(shè)計人員青睞高速差分I/O 功能，但不是每個接口都需要。像 HSLVDCI 這樣的標(biāo)準(zhǔn)能夠節(jié)約大量 FPGA 間的通信功耗以及低速存儲器接口功耗。

所有的賽靈思 7 系列器件都能夠提供可編程的轉(zhuǎn)換速率和驅(qū)動強度。賽靈思 FPGA 采用數(shù)字控制阻抗 (DCI) 技術(shù)，可設(shè)置為三種狀態(tài)。DCI 可以避免在FPGA 向存儲器寫入的過程中產(chǎn)生端接功耗，故器件只在讀取的時候才產(chǎn)生端接功耗。

7 系列器件包含針對 HSTL 和SSTL 的用戶可編程參考接收器功耗模式。用戶可以根據(jù) I/O 的具體情況控制這兩種可編程功耗模式，使用戶能夠在功耗和性能之間求得平衡，從而降低DC 功耗。

收發(fā)器功耗
賽靈思 7 系列 FPGA 的收發(fā)器已針對高性能和低抖動進(jìn)行了優(yōu)化。這些收發(fā)器能夠提供多種低功耗運行功能，便于設(shè)計人員定制靈活的運行模式和尺度，以實現(xiàn)功耗和性能的平衡。

在 7 系列 FPGA 中，共享 LC 鎖相環(huán)可降低大量功耗。對具有相同線速的四通道設(shè)計（比如 XAUI）來說，可使用一個四 PLL（而不是單通道 PLL）來降低功耗。類似的，在某些情況下，由于 PLL 在允許的范圍內(nèi)既能高速運行又能低速運行，最好選擇較低的運行范圍來降低功耗。

用戶還可以選擇啟用單獨的 TX/RXPOWERDOWN 選項。在最低功耗模式下可啟動 PLL 功耗降低選項（比如在經(jīng)常用于 PCIe? 系統(tǒng)的 D3 狀態(tài)下）。

設(shè)計過程的每個階段在編碼前理解和運用節(jié)能設(shè)計技巧是降低系統(tǒng)功耗的最重要的方法。在設(shè)計過程的適當(dāng)階段使用各種賽靈思工具也有助于幫助用戶滿足功耗規(guī)范，同時為板級設(shè)計人員提供了關(guān)于選擇必備電源的數(shù)量、類型和規(guī)格的信息。賽靈思7 系列 FPGA 通過采用工藝技術(shù)和架構(gòu)設(shè)計，實現(xiàn)了前所未有的能耗經(jīng)濟(jì)性。