PCle協(xié)議(外圍組件互連Express)于2003年推出第一代，在串行計算機擴展總線中每通道允許高達2.5 GT/s的速度,成為業(yè)界的一項巨大突破。

此后,該協(xié)議已經(jīng)發(fā)展了多次，與上一代相比，其傳輸速率始終翻倍，并在需要時引入新功能和優(yōu)化。最新版本于2022年發(fā)布，其中引入了PCle 6.0，每通道速度高達64.0 GT/s。正如2023年在圣何塞舉行的PCI-SIG開發(fā)者大會上宣布的那樣，PCle 6.0不僅再次將速度提高了一倍，而且為未來的許多代產(chǎn)品奠定了基礎(chǔ)。此次修改是考慮到對現(xiàn)有規(guī)則的許多必要優(yōu)化，考慮到20年的行業(yè)使用和經(jīng)驗。引入了新的概念和技術(shù),例如1b/1b編碼、PAM4調(diào)制和Flit模式操作。

PCle 6.0規(guī)范中所有功能的更改都是考慮到需要進行優(yōu)化以跟上更高的吞吐率。因此，遵循以下準則：

減少損失:通過避免不必要的編碼;

做出假設(shè):基于既定模式;

避免傳輸不必要的信息：可能被對方推斷出來;

避免重新配置：如果之前已經(jīng)配置過。

PCle 6.0中引入的新編碼是通過避免不必要的編碼來減少損失的最大例子。以前，實例在以8.0GT/s或更高速度運行時使用128b/130b編碼。這意味著每128位數(shù)據(jù)需要2個額外位才能被另一方正確解碼。這導致串行鏈路效率低下，僅由于編碼就損失了1.54%的比特級帶寬。

1b/1b通過保證傳輸?shù)拿恳晃欢伎梢员涣硪环接米鲗嶋H信息來解決這個問題。這是通過在預(yù)期數(shù)據(jù)類型的每一側(cè)實施內(nèi)部計數(shù)器來完成的。只要正確驗證設(shè)計以遵守這些計數(shù)器，就可以保證它們能夠進行通信，而無需在鏈接中發(fā)送任何額外的不必要的信息。

fit序列號是PCle6.0中引入的新概念，與fit操作模式一起添加。它取代了事務(wù)層數(shù)據(jù)包(TLP)中存在的舊序列號及其確認或重播機制。以前，序列號總是附加到每個傳輸?shù)腡LP上。盡管它增加了鏈接的穩(wěn)健性，但考慮到TLP具有連續(xù)的序列號，這被證明是一種資源浪費。因此，知道一個TLP的序列號意味著知道它旁邊的TLP的編號，依此類推。

fit 序列號協(xié)議通過實現(xiàn)隱式序列號對此進行了優(yōu)化，其中序列號由另一方推斷。不僅如此，序列號也處于fit級別，可以同時容納很多TLP。因此，先前用于始終發(fā)送的序列號信息的空間可用于增加有用信息的帶寬。

以前,在連接后更改鏈路寬度的過程對于設(shè)備來說成本高昂，因為他需要檢查鏈路訓練和狀態(tài)機制 （LTSSM)的所有配置狀態(tài)。這意味著重新配置通道的所有細節(jié)，盡管唯一需要更改的 變量是所使用的鏈路密度。

PCie 6.0中通過引入僅在Fiit 模式中存在的LO部分(LOp)功能進行了增強。執(zhí)行LOp序列可以在活動數(shù)據(jù)傳輸期間更改鏈路密度,而無需關(guān)閉鏈路。這意味著通過更改鏈路密度來實現(xiàn)節(jié)能更加有效 ,而且設(shè)備可以輕松保持較小的寬度，以防出現(xiàn)熱節(jié)流問題。

綜上所述，PCle 6.0帶來了很多變化，這些變化都是為了保證PCle協(xié)議的各個層都能跟上更高的傳輸速率而進行的優(yōu)化。目前正在進行的PCle7.0在所有這些變化的基礎(chǔ)上，繼續(xù)了對PCle的支持和優(yōu)化。因此，驗證設(shè)備是否遵循所有這些功能的功能行為非常重要,以確保它們能夠從新一代協(xié)議以及尚未發(fā)布的版本提供的優(yōu)勢中受益。

編輯：黃飛

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