0 引言

　　傳統(tǒng)數(shù)據(jù)采集卡的主要功能是完成對模擬信號的基帶數(shù)字化。由于數(shù)字化是在基帶進(jìn)行，其下變頻、濾波全部采用模擬方式，因此，對于不同頻段、不同調(diào)制方式的通信系統(tǒng)，應(yīng)當(dāng)對應(yīng)專門的硬件結(jié)構(gòu)，但這樣的系統(tǒng)缺乏靈活性，且隨著系統(tǒng)采樣率和采樣精度的提高，對數(shù)據(jù)實時性傳輸也帶來了很大的困難。

　　軟件無線電（software radio）是近年來隨著微電子及計算機(jī)技術(shù)應(yīng)運而生的一種新的無線電技術(shù)，理想的軟件無線電系統(tǒng)強調(diào)體系結(jié)構(gòu)的開放性和可編程性，專注于減少靈活性差的硬件電路，并把數(shù)字化處理（A／D）盡量靠近天線，力求通過軟件的更新來改變硬件的配置結(jié)構(gòu)，以求解決傳統(tǒng)數(shù)據(jù)采集卡存在的問題。

　　結(jié)合軟件無線電思想，可將AD采樣后得到的數(shù)據(jù)直接送入數(shù)字下變頻器，然后通過FPGA程序的改變來實現(xiàn)對數(shù)字下變頻器內(nèi)部寄存器的重新配置，從而完成數(shù)字下變頻功能，該方法既提高了系統(tǒng)的靈活性，又能很好的滿足系統(tǒng)對數(shù)據(jù)傳輸?shù)母邔崟r性要求。

　　1 傳統(tǒng)數(shù)據(jù)采集卡的特點與缺陷

　　傳統(tǒng)數(shù)據(jù)采集卡的結(jié)構(gòu)一般如圖l所示。傳統(tǒng)數(shù)據(jù)采集卡的特點是先對模擬輸入信號進(jìn)行模擬混頻正交解調(diào)，混頻后的信號經(jīng)模擬低通濾波器后再進(jìn)行AD采樣。由于兩路模擬乘法器以及低通濾波器難以達(dá)到一致，因此，采樣后得到的I、Q兩路信道間的幅度往往不平衡，相位正交誤差較大。同時，隨著模擬輸入頻率的增加，對于模擬低通濾波器、AD器件的采樣率設(shè)計要求也越來越高。另外，隨著采樣率和采樣精度的提高，現(xiàn)有的PCI、PCI—E等接口規(guī)范，其數(shù)據(jù)傳輸速率也難以達(dá)到設(shè)計要求。

　　2 新型數(shù)據(jù)采集卡設(shè)計思想

　　數(shù)據(jù)采集作為數(shù)字接收機(jī)的重要組成部分，其在處理帶寬和數(shù)據(jù)傳輸速率方面應(yīng)當(dāng)具有很好的靈活性和可擴(kuò)展性，而傳統(tǒng)的數(shù)據(jù)采集卡難以滿足這些要求。基于數(shù)字信號處理的優(yōu)點，是將模擬中頻輸入先進(jìn)行AD采樣，采樣后得到的數(shù)據(jù)再送入數(shù)字下變頻器件進(jìn)行數(shù)字下變頻處理后，再通過PCI總線將數(shù)據(jù)讀入上位機(jī)。圖2所示為新型數(shù)據(jù)采集卡的結(jié)構(gòu)框圖。

　　同模擬I、Q正交解調(diào)相比，數(shù)字I、Q不僅省掉了一個ADC，更為重要的是，兩個支路的乘法器、濾波器功能均可在數(shù)字域內(nèi)通過算法的編寫靈活實現(xiàn)，并可完全做到一致，從而有效地提高了鏡像抑制比，且數(shù)字濾波性能也高于模擬濾波器。同時，將采樣數(shù)據(jù)經(jīng)過數(shù)字下變頻器進(jìn)行下變頻處理，也可以降低數(shù)據(jù)流速率，從而滿足對后續(xù)數(shù)據(jù)實時性處理的要求。因此，在中頻、甚至射頻對輸入信號進(jìn)行數(shù)字化，對數(shù)據(jù)采集系統(tǒng)的研制具有重要意義。

　　3 新型中頻數(shù)據(jù)采集卡設(shè)計

　　圖3所示為新型數(shù)據(jù)采集卡的整體結(jié)構(gòu)框圖。由圖3可見，該采集卡結(jié)構(gòu)中主要包括AD采樣、DDC處理、FPGA邏輯控制、緩存以及接口等幾部分。

　　3．1 AD采樣

　　本采集卡要求采樣精度為14位、采樣速率最高為100MSPS，為此，可選用美國Analog公司的AD6645。為了保證14位精度，AD6645的時鐘信號應(yīng)由高穩(wěn)定性、極低相位噪聲的時鐘源提供，同時，為了達(dá)到最佳性能，AD6645的時鐘還應(yīng)采用差分輸入，因為差分輸入方式能改善對高次諧波的抑制，同時對于電源或地線上的寄生噪聲以及由于反饋引起的本地振蕩等共模信號也有很高的抑制能力。

　　此外，AD采樣后所得到的數(shù)據(jù)可分兩路進(jìn)入FPGA，其中一路直接進(jìn)入FPGA，待采樣數(shù)據(jù)進(jìn)入FPGA后，再做處理；另一路經(jīng)數(shù)字下變頻器，對采樣數(shù)據(jù)進(jìn)行下變頻處理后再進(jìn)入FPGA。

　　3．2 數(shù)字下變頻

　　數(shù)字下變頻的主要作用是將A／D采樣所得到的中頻信號進(jìn)行下變頻處理后移至基帶。它主要利用數(shù)控振蕩器（NCO）產(chǎn)生與輸入中頻信號頻率相同的正弦和余弦本振信號，再經(jīng)混頻后對結(jié)果做低通濾波，即可完成對中頻信號的下變頻操作。

　　GC4016是Graychip公司推出的專門用于數(shù)字下變頻的芯片，該芯片內(nèi)置4個獨立的相同下變頻電路，它可將一個高達(dá)90 MHz的實采樣信號下變頻到任意頻率，其內(nèi)部的抽取濾波器還可以將輸出速率降到采樣速率的l／32倍到1／16384倍。GC4016的總體框圖如圖4所示。圖4中的交錯開關(guān)用于控制輸入數(shù)據(jù)與下變頻通道的對應(yīng)關(guān)系。

　　從功能上來看，數(shù)字下變頻器主要包括兩個部分，第一部分是數(shù)字控制振蕩器（NCO）和混頻器，主要用來把數(shù)字化的中頻信號搬移到基帶；第二部分是多級抽取，用以得到期望的載波頻率。

　　可以看出，DDC抽取部分由3個FIR濾波器級聯(lián)構(gòu)成，其中一個是級聯(lián)積分梳狀（CIC）抽取濾波器，另外兩個是抽取因子為2的可編程抽取濾波器。CIC濾波器相對來說結(jié)構(gòu)最簡單，乘法運算比較少，只使用加法和延遲運算，可對信號進(jìn)行粗略的低通濾波，適合于處理高速率的數(shù)字信號，而且抽取因子是可編程的，這是滿足通帶頻率參數(shù)和多速率處理的關(guān)鍵，可降低后級濾波器的復(fù)雜度。當(dāng)然，由于是粗濾波，它的幅度響應(yīng)不夠理想，也可能在通帶內(nèi)對有用信號進(jìn)行衰減。緊接著CIC濾波器是補償FIR濾波器（CFIR），其結(jié)構(gòu)相對也比較簡單，只有2l階，主要功能是補償由前級CIC濾波器引起的衰落，同時對信號進(jìn)行進(jìn)一步的低通濾波和2倍抽取。最后一個級聯(lián)的是可編程FIR濾波器（PFIR），結(jié)構(gòu)最復(fù)雜，有63階，因此一般放在末級，用來處理低速信號，可對信號進(jìn)行2倍抽取并完善濾波效果。

　　總的來說，CFIR和PFIR都是線性相位濾波器，在數(shù)據(jù)轉(zhuǎn)換中，都具有很好的特性。

　　信號經(jīng)過混頻和濾波后，再就是重采樣，重采樣會獨立地濾波并改變每個通道的輸出數(shù)據(jù)率。重采樣通常用來增加采樣數(shù)據(jù)率，以滿足與外部電路所要求的字速率和位速率的匹配。

　　GC4016可以通過合并通道來增大輸出信號的帶寬，即增大數(shù)據(jù)速率。即可以將A、C合并為一個通道，B、D合并為一個通道，合并后的輸出數(shù)據(jù)率是原來的2倍。通常最大可將帶寬增大為原來的4倍。

　　3．3 FPGA邏輯控制

　　FPGA是本采集卡的核心模塊，可由時鐘及觸發(fā)源控制、DDC控制、數(shù)據(jù)處理、FIFO存儲控制等模塊組成，圖5所示是其邏輯控制框圖。

　　時鐘及觸發(fā)控制模塊主要用于完成內(nèi)、外時鐘源選擇，內(nèi)、外觸發(fā)源選擇以及數(shù)據(jù)通路選擇等控制命令的接收和發(fā)送；

　　DDC控制模塊是采集卡最重要、也是最具獨創(chuàng)性的部分，它主要完成對GC4016芯片255個32位寄存器的控制字發(fā)送，從而實現(xiàn)其內(nèi)部模塊功能，其核心控制指令是載波頻率、相位信息、增益控制、各濾波器及重采樣中抽取因子的設(shè)置以及輸出方式設(shè)置等。

　　數(shù)據(jù)處理模塊可完成對最后數(shù)據(jù)標(biāo)志位的處理以及必要的數(shù)據(jù)合并或分解處理，F(xiàn)IFO存儲控制模塊則可產(chǎn)生FIFO工作的控制時序。

　　3．4 緩存及接口

　　因為PCI總線接口數(shù)據(jù)傳輸效率非常高，而A/D采集數(shù)據(jù)的效率較低，所以，為了實現(xiàn)數(shù)據(jù)的高速傳輸，本設(shè)計采用IDT公司的FIFO芯片IDT72T72105來實現(xiàn)板上緩存，采樣后的數(shù)據(jù)經(jīng)過緩存后，再由PCI總線接口控制器讀取，這樣可以保證數(shù)據(jù)的實時性傳輸。

　　實現(xiàn)PCI總線接口的方式有兩種，一種是采用專用PCI接口芯片，但專用芯片價格昂貴、功能繁雜、不能靈活配置、不利于系統(tǒng)的升級優(yōu)化；另一種是進(jìn)行基于IP核的FPGA設(shè)計，這種方法多用在設(shè)計者只需要用PCI接口的部分功能的場合。本設(shè)計采用第二種方式來實現(xiàn)PCI總線的數(shù)據(jù)傳輸，利用FPGA進(jìn)行PCL總線設(shè)計，可以在單片F(xiàn)PGA中同時完成PCI接口和用戶邏輯的設(shè)計，該方法可縮減成本，而且設(shè)計靈活，集成度高，并可減少資源浪費。

　　4 實驗結(jié)果

　　本系統(tǒng)密集度高，芯片多為BGA封裝，故在布局時應(yīng)注意將數(shù)字部分和模擬部分盡量分開，以避免數(shù)字電路通過線間分布電容對模擬電路產(chǎn)生干擾。另外，在應(yīng)用場所周圍，如存在強干擾電磁場，還應(yīng)在模擬電路部分加屏蔽措施。圖6所示是用100 MHz內(nèi)部時鐘來對頻率為3MHz的正弦信號進(jìn)行采樣，同時設(shè)置DDC本振頻率為2．999 MHz，5階差分梳妝濾波器抽取因子為25 （即總抽取因子為25x2x2=100）所獲得的波形及頻譜圖。

　　若系統(tǒng)時鐘為100 MHz，總抽取率為100，則系統(tǒng)對下變頻信號的采樣率為l MHz，而數(shù)字下變頻后的信號頻率為l kHz。根據(jù)Nyquist采樣定理，使用1 MHz的采樣率對l kHz的信號進(jìn)行采樣，完全可以不失真地恢復(fù)原始信號，即信號應(yīng)當(dāng)出現(xiàn)在1kHz處。但是，為了能讓用戶直觀地從頻譜圖上讀出原始信號的頻率，可以在頻譜圖上顯示差頻頻率加上本振頻率后的信號頻譜圖，故本該出現(xiàn)在1 kHz處的信號，搬移到了3 MHz處，圖中的信號出現(xiàn)在了3000．015 kHz處，這與理論分析一致。

　　5 結(jié)束語

　　本系統(tǒng)除了ADC及電源轉(zhuǎn)換芯片外，全部采用BGA封裝，這種設(shè)計使得整個系統(tǒng)體積小巧，集成度高。系統(tǒng)的數(shù)字下變頻功能完全通過FPGA對數(shù)字下變頻器件的重新配置來實現(xiàn)，因而提高了系統(tǒng)的靈活性，解決了傳統(tǒng)數(shù)字接收機(jī)的缺點，體現(xiàn)了軟件無線電技術(shù)的優(yōu)越性。