引言

　　隨著電子技術的不斷發展，數據的傳輸速度越來越快，高速時鐘的應用日益廣泛，如何保證時鐘在高速跳變過程中的信號完整性、抖動、功耗等問題，已逐漸成為關注的問題。傳統的時鐘設計方法大多依靠經驗和理論計算，但是隨著時鐘頻率越來越高，時鐘的電磁環境日趨復雜，時鐘的傳輸線效應、過沖/欠沖、反射、振鈴效應、趨膚效應都成為影響時鐘設計的關鍵因素，只有使用現代科技手段，利用計算機的強大計算能力進行仿真才能夠保證時鐘電路設計成功。 HyperLynx是Mentor(GraphICS開發的一款板級信號完整性的仿真工具。它可以進行損耗傳輸線的精確仿真，支持IBIS模型和HSPICE模型，可以使用過孔模型，允許多種激勵源，可以分析信號的眼圖、抖動以及EMC(電磁兼容性)輻射，用戶界面簡單直觀。

　　在目前的高速時鐘的電平標準中，PECL(正電壓射極耦合邏輯)是應用較廣泛的一種，絕大多數高速ADC(A/D轉換器)、DAC(D/A轉換器)器件都支持這一時鐘電平。本文敘述。PECL的原理和常見端接方式，結合在ADc系統中的應用，使用HyperLynx工具對設計后的電路進行仿真以驗證設計思想。

　　l PECL工作原理

　　PECL由EcL(射極耦合邏輯)標準發展而來，在PECL電路中省去了負電源，較EcL電路更便于使用。PECL信號的擺幅相對EcL要小，欲了解更多信息請登錄電子發燒友網(http://m.xsypw.cn)，這使得該邏輯更適合于高速數據的串行或并行連接。

　　一個標準的PECL輸出極如圖1所示。

　　差分對管的射極通過電流源連接到地，差分對管驅動一對射隨器以提供正、負輸出。輸出射隨器工作在正電源范圍內，其電流始終存在，這樣有利于提高開關速度。LVPECL(低電壓。PECL)輸出極的標準輸出負載是接50 Ω電阻至 Vcc一2 V的電平，在這種負載條件下，由于射隨器的基極一射極有0.7 V壓降，故輸出+與輸出一的靜態電平典型值為Vcc一1.3 V，0.7 V壓降加在50 Ω終端電阻上的電流為14 mA，可知輸出+與輸出一電流為14 mA。PECL結構的輸出阻抗典型值為4 Ω～5 Ω，表明它有很強的驅動能力。

　　2時鐘電路設計

　　下面根據具體應用進行設計。首先從時鐘的發送端(輸出)和接收端(輸入)各自的特性著手進行設計。

　　2.1時鐘輸出結構

　　時鐘輸出端由時鐘扇出芯片ICS853011的一對輸出引腳擔任。ICS853011是一款將任意差分時鐘扇出為兩路PEcL電平的時鐘扇出芯片，其原理見圖2。

　　當其供電電壓為3.3 V時，其輸出電氣特性如表l所示，輸出高電平在2.295 V左右，輸出低電平在1.52 V左右，輸出峰峰值約為800 mV。

　　2.2時鐘輸入結構

　　ADS5463的時鐘輸入特性如圖3所示。

　　由圖3可看出時鐘的輸入幅度和共模電壓與ADC信噪比的關系，當輸入時鐘為300 MHz時，只有峰峰值大于O.5 V、小于3.5 V，共模電壓大于1 V、小于3.5 V才有最佳的信噪比指標，LVPECL電平的共模電壓為Vcc一1.3 V="3".3 V-1.3 V="2" V，典型峰峰值700 mV，剛好滿足ADS5463對時鐘的要求。ADS5463在時鐘輸入端由內部電阻將時鐘輸人共模電壓偏置到2.4 V，這與發送端的共模電壓不同，故采用交流耦合是最好的方式。時鐘電路初步設計見圖4。

　　如圖4所示，在ICS8530ll的每個輸出端都并聯了一個142 Ω的電阻到地，這個電阻的作用是：由于輸出共模電壓固定在Vcc一1.3 V="2" V，為了使輸出電流維持在14 mA，故直流偏置電阻值選擇2 V/14 mA="142" Ω，實際選取時可選擇140～200 Ω。此時雙端傳輸線特性阻抗為50 Ω。

　　3電路仿真

　　下面打開HyperLynx，將上述電路導入其中的LineSim工具下，該工具是HyperLynx的一個子工具，主要用來進行傳輸線的拓撲結構的仿真，可以對不同端接方式下的信號完整性進行分析。LineSim中的傳輸線模型構筑如圖5所示。

　　圖5中的傳輸線模型由發送端、線阻抗、路徑上的相關器件與接收端組成。發送端和接收端的仿真模型是一種IBIS仿真文件。IBIS是對輸入輸出端口的電氣特性快速準確建模的方法，是反映芯片驅動和接收電氣特性的一種國際標準，它提供一種標準的文件格式來記錄如驅動源輸出阻抗、上升/下降時間及輸入負載等參數，非常適合用于振蕩和串擾等高頻效應的計算與仿真。這里選擇發送端為ICS85301l的模型，而接收端為ADS5463的模型，圖中線路阻抗選擇50 Ω，兩個輸出端并聯到地的電阻為142 Ω，線路上的隔直電容為100 nF。

　　輸入激勵設置為.500 MHz、占空比為50的時鐘源，在LineSim的數字示波器的仿真結果窗口中顯示的波形如圖6和圖7所示。

　　圖6和圖7顯示的是信號的差分值。可以看出，信號在發送端的失真還可以接受，但是在接收端的波形出現了較嚴重的振鈴現象，其原因可能是：傳輸線阻抗和負載阻抗不匹配，導致信號發生反射，引起振鈴現象;端接的拓撲結構不對，采用了錯誤的端接方式。 傳輸線理論中對于振鈴現象原因的分析是：當傳輸線阻抗大于信號源阻抗時，信號源段反射系數為負值，這時將產生振鈴現象。結合本電路分析，由于信號源阻抗是ICS853011內部的輸出射隨器的輸出阻抗，約為4 Ω，而此時的傳輸線阻抗為50 Ω，過強的驅動能力導致負載端出現振鈴現象。

　　消除振鈴現象的方法有降低系統時鐘頻率、縮短傳輸線長度、采用正確的端接方式3種。由于本系統的時鐘頻率是固定的，而傳輸線長度又由PCB(印制電路板)的物理布局所限定，故只有采用正確的端接方式最為經濟靈活。常見的端接方式有源匹配和負載匹配，下面介紹這兩種方法的原理。

　　源匹配要求為輸出端串聯一個電阻，使源阻抗R。等于線路阻抗Z。，串聯后，源反射系數等于0，從而消除了負載上的反射信號。換言之，串聯的電阻吸收了發射的信號。本電路改進后如圖8所示，在輸出端串聯了一個的電阻Rs，Rs=z0一R0=50-4=46 Ω，串聯后的接收端波形見圖9。從圖9可看出，串聯一個電阻后，接收端的波形得到了很大改善。但是這種方式稍微減小了接收波形的幅度值。但總的來說，信號還在ADC的接受范圍內，不會對ADC性能有較大影響。

　　為了不衰減時鐘信號的幅度，另一種較好的匹配方式是終端匹配。終端匹配的原理是在走線路徑終端并聯一個電阻RL在接收端負載上，使總的負載ZL=Z0，從而使反射系數，以消除反射，在這里采用交流負載匹配，即由一個電阻RL串聯一個電容CL然后并聯到原接收端負載上，這樣相比單接一個電阻最大的好處是可以降低直流功耗。改進的電路如圖10所示。

　　圖11所示為由HyperLynx的仿真波形，可見這種方式也改善了接收端波形，同時減少了直流功耗。

　　在實際的時鐘電路設計中，不僅需要考慮端接方式和器件值大小，還需要考慮器件的擺放，如端接電阻和必須盡可能靠近接收端、源電阻必須盡可能靠近發送端、器件與走線方向一致等;同時，布線必須嚴格按照差分規則，保證兩差分線之間間距相等、兩線線長相等，與周圍高速數字線保持2倍以上的線間距，只有這樣才能最終實現高性能的時鐘設計。

　　4結束語

　　在高速時鐘電路的設計中，信號完整性問題一直是困擾設計人員的問題，本文提出的PECIL高速時鐘設計是在ADC設計中成功與否的關鍵因素。通過HyperLynx仿真，可以在最大程度上避免設計中的信號完整性問題。本時鐘設計已在PcB實物上得到驗證，取得了與仿真一致的效果，證明使用 HyperLynx輔助設計人員進行關鍵時鐘路徑的設計是可行的。欲了解更多信息請登錄電子發燒友網(http://m.xsypw.cn)