BJ-EPM CPLD開發(fā)板：VHDL入門例程4

2012年05月16日 11:04 來(lái)源：本站整理 作者：秩名 我要評(píng)論(0)



　　-- Filename ﹕ LED_SEG7.vhd

　　-- Author ﹕ wuhouhang

　　-- Description ﹕ 2位數(shù)碼管每隔640ms從0-F循環(huán)遞增顯示

　　library IEEE;

　　use IEEE.std_logic_1164.all;

　　use IEEE.std_logic_arith.all;

　　use IEEE.std_logic_unsigned.all;

　　entity LED_SEG7 is

　　port(

　　Clk: in STD_LOGIC; --50MHz輸入時(shí)鐘

　　Rst_n: in STD_LOGIC; --低電平復(fù)位信號(hào)

　　Sm_cs_n_out: out STD_LOGIC_VECTOR (1 downto 0); --2位數(shù)碼管位選信號(hào)，低電平有效

　　Sm_db_out: buffer STD_LOGIC_VECTOR (6 downto 0) --2位數(shù)碼管斷選信號(hào)(不包括小數(shù)點(diǎn))

　　);

　　end entity LED_SEG7;

　　--640ms計(jì)數(shù)產(chǎn)生0-F遞增數(shù)值

　　

123下一頁(yè)

本文導(dǎo)航