東芝開發出了用于超低功耗MCU的新型晶體管技術，可將MCU的耗電量降至1/10以下，而且能夠利用與現行標準晶體管（MOSFET）相同的CMOS工藝制造。東芝計劃2017年投產配備該技術的MCU。設想的用途包括電池驅動型移動產品、可穿戴終端和傳感器網絡終端等。

　　在2014年9月8～11日舉行的半導體器件技術國際會議“SSDM（International conference on Solid State Devices and Materials）2014”（茨城縣筑波市）上，東芝發表了三篇與上述技術有關的論文。

　　工作電壓降至0.5V以下

　　東芝開發的是名為隧道FET（Tunnel FET：TFET）的場效應晶體管。這是一種利用電子的能帶間隧道現象控制開/關的晶體管，可通過使MOSFET的源極和漏極的導電型半導體（p或n）互補來實現。

　　TFET的特點是，與MOSFET相比能獲得更為陡峭的開/關特性。MOSFET受電子的熱擴散影響，表示開/關特性上升陡峭度的S因子只能減至約60mV/dec，而TFET能獲得低于60mV/dec的非常小的S因子。

　　MOSFET與TFET的工作原理的區別

　　因此，TFET能以非常低的電壓驅動，還能大幅減小關態漏電流。例如，工作電壓“可降至MOSFET的1/2以下，也就是0.5V以下”（東芝半導體＆存儲產品公司半導體研發中心新器件技術開發部器件技術開發主任川中繁）。關態漏電流與MOSFET相比有望減小約2位數。工作電壓低就能降低工作時所需電力，而關態漏電流小可削減待機時所需電力。

　　有望實現超低功耗

　　英特爾也將其視為新一代技術的有力候補

　　英特爾也是看中了TFET的潛力的企業之一。作為以低電壓工作的新一代晶體管技術，該公司以前就在大力開發TFET。英特爾預定在SSDM 2014上就TFET發表特邀演講，演講題目為“Tunnel-FET Transistors for 13nm Gate-Length and Beyond”，由此可見，英特爾已將TFET作為10nm以后工藝的技術候補。

　　不過，以前就在推進開發的TFET存在一個巨大的課題，即無法獲得充分的導通電流（驅動電流）。東芝半導體＆存儲產品公司半導體研發中心新器件技術開發部器件技術開發主任后藤正和介紹說，從TFET的工作原理來看，其開/關利用的是隧道現象，導通電阻比MOSFET大。因此，以前TFET的導通電流要比 MOSFET低3位數左右。

　　為彌補這個缺點，欲利用InGaAs和GaSb等III-V化合物半導體代替硅來實現TFET的研究逐漸興起。這些材料與硅相比帶隙更窄，因此可縮窄電子隧穿區域的寬度，相應地，能夠提高導通電流。英特爾等在學會上發表的就是這種類型的TFET。

　　英特爾等大力開發

　　限定用途力爭盡快實用化

　　而東芝打算利用硅材料，實現能以CMOS工藝制造的TFET。這是因為，采用III-V化合物半導體的邏輯LSI用晶體管“連MOSFET都還沒實現實用化，而TFET的技術難度比MOSFET更高”（后藤正和）。

　　東芝計劃將TFET的用途也限定為“現實路線”，以盡快實現實用化。不打算將其用于智能手機用應用處理器等工作頻率超過1GHz的用途，而是瞄準了重視耗電量、工作頻率約為幾十MHz的MCU。另外，并不打算將芯片上的所有MOSFET都換成TFET，只將其用于邏輯部分中特別重視低關態漏電流的區域和 SRAM。

　　計劃將TFET用于邏輯部分中重視低關態漏電流的區域和SRAM

　　根據應用位置開發3種類型

　　東芝此次開發出了可利用CMOS工藝制造，而且與以往的硅材料TFET相比在導通電流和工藝偏差方面更有利的TFET。此次開發的TFET有3種類型，分別根據設想應用的電路塊對特性進行了優化。這三種TFET分別是（1）用于邏輯部分、關態漏電流小、導通電流和工藝偏差取得平衡的TFET；（2）用于邏輯部分、關態漏電流小、導通電流大的TFET；（3）用于SRAM、工藝偏差小的TFET。后兩種是東芝和日本產綜研的共同開發成果。

　　這三種TFET的相同點是，都采用了立式TFET構造。這種構造能將源極擴大到普通TFET（橫式TFET）的溝道區域，隧道電流能沿著與柵極電場平行的方向流動。

　　采用立式TFET

　　采用這種構造有兩個優點。首先，基于柵極電場的隧道電流控制性升高，因此能提高導通電流。其次，可擴大隧道電流流動區域的截面積，因此容易減小工藝偏差。

　　提高作為TFET缺點的導通電流

　　（1）是利用硅的外延生長，能以自對準工藝形成開/關特性出色的陡峭隧道結。形成隧道結時，在源極與溝道之間設置了防止源極中的添加雜質（B）擴散的 C（碳）摻雜層，還在溝道中添加P（磷）以降低閾值電壓。通過這些措施，這種TFET的導通電流較以往的硅材料TFET提高了約一位數，還降低了工藝偏差。

　　利用硅的外延生長 ）

　　導通電流大，工藝偏差小

　　（2）利用了帶隙比硅窄的材料SiGe，目的是在保持與CMOS工藝的親和性的同時，獲得比硅材料TFET更高的導通電流。

　　不過，即使源極、漏極和溝道全部采用SiGe，其效果也很小。東芝通過能帶圖推測了在構成CMOS的pFET和nFET的哪部分采用SiGe能提高導通電流。結果發現，在pFET的溝道和nFET的源極采用SiGe時，效果達到最大化。

　　與以往的硅材料TFET相比，這種TFET的導通電流提高到了100倍。通過部分去除源極端的SiGe，還抑制了采用SiGe造成的關態漏電流增大現象。

　　在SiGe的應用位置上下工夫

　　既能提高導通電流又能降低關態漏電流

　　采用無結構造將偏差降到最小

　　（3）采用去除了源極和溝道間的物理隧道結的“無結（Junctionless）”構造。這是此前不存在的“全新概念的器件”（后藤）。

　　據后藤介紹，立式TFET原本就采用了耐工藝偏差的構造，但為了形成隧道結而追加的制造工藝，使偏差不可避免地增大。因此，此次的構造棄用物理隧道結，利用加載柵極電場時耗盡層的擴展，以電氣方式形成隧道結。對這種新構造器件的工作情況進行驗證發現，其工藝偏差比橫式TFET減少了一半。

　　去掉物理隧道結

　　偏差減半

　　今后，東芝將以量產為目標，開發把MOSFET和TFET配備在同一個芯片上的技術。其課題在于制造成本。TFET的制造工序數量比MOSFET更多，因此該公司打算使其在性能和芯片面積方面占優勢，由此抵消成本增加的部分。計劃使制造工序數“僅比MOSFET增加15％左右”（川中）。性能方面，計劃使 S因子由目前的100左右降到60以下。

　　工藝技術“不打算采用（應用處理器使用的）最尖端工藝，而是利用65nm工藝或者更寬松的設計規則”（川中）。東芝計劃在自家工廠量產這些產品。