近年來，擴頻通信技術在移動通信、個人通信、室內無線通信以及衛星通信中得到越來越廣泛的應用。對于 DS-CDMA（DirectSequence-CodeDivisionMulTIpleAccess，直接序列 - 碼分多址）移動通信系統，因其具有較好的抗干擾性能而成為軍事通信、民用通信以及宇宙通信的一種重要的通信體制。擴頻通信的一項關鍵技術是擴頻信號的設計，以及對它的捕捉和跟蹤。在 DS-CDMA 移動通信中，也正是利用擴頻碼來實現用戶多址，從而使多用戶能同時共享同一頻帶進行通信。

在擴頻通信中，通常在偽隨機序列（Pseudo-randomNoise，PN）的基礎上產生擴頻碼。然而，擴頻碼（PN 序列）的生成一直是通信工程師最關心的問題之一。隨著 FPGA（FieldProgrammableGateArray，現場可編程邏輯門陣列）技術的發展，很多人采用 FPGA 來實現 PN 序列發生器。通常情況下應用 FPGA 來實現 PN 碼生成器所采用的方法是利用觸發器及邏輯門來組成線性反饋移位寄存器，從而產生所需的 PN 序列。然而這種方法會占用大量的觸發器資源，不利于縮小芯片面積及制造成本。SRL16E 是 Xilinx 公司 VirtexII 等系列 FPGA 的 Slice 中的基本單元，應用它來實現 PN 碼生成器可以大大降低 FPGA 中專用觸發器的使用量，從而減少 FPGA 片上面積的占用。

基本原理

PN 碼生成器的核心是 LFSR（LinearFeedbackShiftRegisiter，線性反饋移位寄存器），LFSR 序列共有（2N-1）種狀態（其中 N 為 LFSR 中寄存器的個數），寄存器中的數據在每個觸發時鐘周期右移一位。反饋由預先確定的寄存器引出，共同經過異或邏輯后，加到 LFSR 的左端。通常寄存器的個數越多生成的 PN 序列的長度就越長，其中生成的最長的序列成為 M 序列。

要實現 LFSR 序列的填充，需要在 LFSR 的反饋路徑中加入一個多路復用器，利用這個多路復用器將實現期望的狀態加載進去。需要注意的是在用一個特定的序列來填充時必須事先知道合適新填充的第一位從 LFSR 中輸出。新的填充序列必須在相同的時鐘周期內加載到 LFSR 中，并且新序列的第一位必須在并行加載完成后的第一個時鐘周期被移出。如圖 1 所示 PN 碼生成器的原理圖，共有 17 種寄存狀態。下面來看并行加載是如何實現的。如果一個并行加載發生在 T=0 時鐘周期，那么在 T=17 時鐘周期時，通過 fillsel 指示反饋加入。這時，移位寄存器包含反饋加入前的長度為 17 位原序列，這 17 位的原序列在反饋加入時并未受影響。在接下來的 17 個時鐘周期（即從 T=17 到 T=0），原序列被移出，新的序列被移出，在 T=0 周期，新的序列移入完畢，反饋路徑被斷開，并在下一個時鐘周期開始驅動新序列的第一位。這樣，就如同新序列在一個單個的時鐘周期 T=0 被并行加載一樣。

圖 1PN 碼生成器的原理圖

PN 碼生成器的實現

SRL16E 是一種基于查找表的移位寄存器，可以非常方便地配置成多個觸發器級聯輸出的形式，因此應用 SRL16E 來實現 PN 序列，是非常高效的，并且能夠很大程度地減少 FPGA 資源的占用。原先 SRL16E 由于在配制時需要注冊而被認為比 ASIC（ApplicaTIonSpecificIntegratedCircuit，特定用途集成電路）開銷更大。現在，它已成為 FPGA 中 LUT（LookUpTable，查找表）配制模式的基本單元，可以非常方便地應用。并且這些基本單元在設計中應用得越多，那么設計所占用的專用觸發器資源就越少。如圖 2 所示為 Xilinx 公司 VirtexII 系列 FPGA 中的基本 Slice 結構示意圖。

圖 2VirtexII 中的 Slice 結構示意圖

應用 SRL16E 來實現 LFSR 時，一個 Slice 就可以生成一個 16 階的 LFSR，而用觸發器來實現時，所用 Slice 的數量激增為 16 個。由此可見，應用 SRL16E 可以大大降低 FPGA 資源的占用。

假設 LFSR 多項式為 g（x）=1+x5+x17，即圖 1 所示的 PN 碼生成器，則應用 SRL16E 來實現 PN 碼生成器的電路圖如圖 3 所示。

圖 3SRL16E 構成 PN 碼生成器的電路圖

圖 4 為以 SRL16E 為基本單元，使用 ISE 軟件設計的 PN 碼生成器所得到的模塊圖。其中輸出 pn_out_i 對應的 LFSR 多項式為：

圖 4PN 碼生成器模塊圖

輸出 pn_out_q 對應的 LSFR 多項式為：

對于圖 4 所示 PN 碼生成器，我們應用 ISE 軟件內嵌的 XST（XilinxSynthesisTechnology）綜合工具對其進行綜合，得到的仿真波形如圖 5 所示。

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根據 ISE 生成的綜合報告可得到圖 4 所示 PN 碼生成器僅僅占用 4 個 Xilinx 公司 VirtexII 系列 FPGA 的基本 Slice 單元，可見應用 SRL16E 來設計 PN 碼生成器可以非常有效地節省 FPGA 資源。

結論

應用 SRL16E 來實現 PN 碼生成器的方法可以大大節省 FPGA 資源的占用量，并且由于 SRL16E 是被優化設計的模塊，相較于傳統的方法可提高所設計 PN 碼生成器的效率。同時，SRL16E 還可以用來實現濾波器、除法器以及波形發生器等，在大的系統中，例如整個 CDMA 系統，通過使用 SRL16E 可有效降低整個 FPGA 資源的占用量，從而使功耗及成本等得到進一步的降低。
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