編者按——盡管協(xié)處理器架構(gòu)因其數(shù)字處理性能和吞吐量而聞名，但也為嵌入式系統(tǒng)設(shè)計者提供了實現(xiàn)項目管理策略的機會，從而降低了開發(fā)成本并加快了上市速度。本文重點介紹分立式微控制器 （MCU） 和分立式現(xiàn)場可編程門陣列 （FPGA） 的組合，展示了這種架構(gòu)如何適合高效和迭代的設(shè)計過程。利用研究資料、實證結(jié)果和案例研究，探討這種架構(gòu)的好處，并提供示范性的應(yīng)用。讀完本文，嵌入式系統(tǒng)設(shè)計者將對何時以及如何實現(xiàn)這種多功能硬件架構(gòu)有個更好的理解。

　　引言

　　嵌入式系統(tǒng)設(shè)計者經(jīng)常會發(fā)現(xiàn)自己被卡在設(shè)計限制、性能期望以及進度和預(yù)算問題上。事實上，甚至現(xiàn)代項目管理中有一些像”快速失敗”、“敏捷”、“面向未來”和“顛覆性！”這樣的流行語或短語，進一步突出了這一角色的不穩(wěn)定性。即使試圖滿足這些期望，所涉及的手法也可能是令人痛苦的，同時這些期望一直在整個市場上傳播著并持續(xù)被強化。我們需要的是一種設(shè)計方法，能夠?qū)崿F(xiàn)一個不斷演進的迭代過程，就像大多數(shù)嵌入式系統(tǒng)一樣，從硬件架構(gòu)開始。

　　協(xié)處理器架構(gòu)是一種以結(jié)合了微控制器單元 （MCU） 和現(xiàn)場可編程門陣列 （FPGA） 技術(shù)優(yōu)勢而著稱的硬件架構(gòu)，它可以為嵌入式設(shè)計者提供一個能夠滿足最苛刻要求的過程，而且它還可以為解決已知和未知挑戰(zhàn)提供必要的靈活性。通過提供能夠迭代調(diào)整的硬件，設(shè)計者可以展示進展，達到關(guān)鍵里程碑，并充分利用快速原型設(shè)計過程。

　　在這個過程中，有一些關(guān)鍵的項目里程碑，每一個里程碑都有其獨特的價值，可以為開發(fā)工作帶來好處。在本文中，我們將提到以下術(shù)語：用微控制器進行數(shù)字信號處理里程碑、用微控制器進行系統(tǒng)管理里程碑以及產(chǎn)品部署里程碑。

　　本文結(jié)束時，我們將證明靈活的硬件架構(gòu)可以比一個較僵硬的方法更適合現(xiàn)代嵌入式系統(tǒng)設(shè)計。此外，這種方法可以使項目成本和產(chǎn)品上市速度都得到改善。這一立場將通過論據(jù)、所提供實例和案例研究獲得佐證。通過觀察該架構(gòu)所提供設(shè)計靈活性中每個里程碑的價值，我們可以清楚地看到，自適應(yīng)硬件架構(gòu)是推動嵌入式系統(tǒng)設(shè)計發(fā)展的強大動力。

　　探索協(xié)處理器架構(gòu)的優(yōu)勢：設(shè)計靈活性和高性能處理

　　FPGA 設(shè)計的一個常見應(yīng)用是直接與高速模數(shù)轉(zhuǎn)換器 （ADC） 連接。信號數(shù)字化后，讀入 FPGA，然后將一些數(shù)字信號處理器 （DSP） 算法應(yīng)用于該信號。最后，F(xiàn)PGA 再根據(jù)這些結(jié)果做出決策。

　　本文通篇將以這樣一個應(yīng)用將作為實例。此外，圖 1 展示了一個通用的協(xié)處理器架構(gòu)，其中 MCU 和 FPGA 通過 MCU 的外部存儲器接口進行連接。FPGA 被當作是一塊外部靜態(tài)隨機存取存儲器 （SRAM）。信號從 FPGA 返回 MCU，充當硬件中斷線路和狀態(tài)指示。這允許 FPGA 向 MCU 指示關(guān)鍵的狀態(tài)，例如通知 ADC 轉(zhuǎn)換準備好了，或發(fā)生了故障，或發(fā)生了其他值得注意的事件。

圖 1：通用協(xié)處理器示意圖 （MCU + FPGA）。（圖片來源：CEPD）

　　從上述每個里程碑的交付成果來看，可能最能看出協(xié)處理器方法的優(yōu)勢。價值不僅要評估一項任務(wù)或階段的成就，而且還評估這些成就所帶來的用處。通過回答以下問題有助于評估一個里程碑的交付成果的整體價值。

　　隨著項目依賴性和瓶頸的消除，其他團隊成員的進展現(xiàn)在能否更迅速地繼續(xù)進行下去？

　　里程碑成就如何讓進一步的并行操作成為可能？

　　用微控制器進行數(shù)字信號處理的里程碑

圖 2：架構(gòu)——用微控制器進行數(shù)字信號處理。（圖片來源：CEPD）

　　這種硬件架構(gòu)所允許的第一個開發(fā)階段將 MCU 放在前期和中期。在同等條件下，MCU 和可執(zhí)行軟件的開發(fā)比 FPGA 和硬件描述語言 （HDL） 的開發(fā)更節(jié)省資源和時間。因此，通過啟動以 MCU 為主要處理器的產(chǎn)品開發(fā)，算法可以更迅速地實現(xiàn)、測試和驗證。這使得算法和邏輯錯誤可以在設(shè)計過程的早期被發(fā)現(xiàn)，也使得信號鏈的實質(zhì)部分可以被測試和驗證。

　　在這個最初的里程碑中，F(xiàn)PGA 的作用是作為一個高速數(shù)據(jù)的收集接口。它的任務(wù)是可靠地管理來自高速 ADC 的數(shù)據(jù)，提醒 MCU 有數(shù)據(jù)可用，并在 MCU 的外部存儲器接口上提供這些數(shù)據(jù)。雖然這個角色不包括實現(xiàn)基于 HDL 的 DSP 過程或其他算法，但它仍然是非常關(guān)鍵的。

　　在這個階段進行的 FPGA 開發(fā)為產(chǎn)品的最終成功奠定了基礎(chǔ)，無論是在產(chǎn)品開發(fā)過程中還是在向市場發(fā)布時。通過只關(guān)注低級別的接口，就可以有足夠的時間來測試這些基本操作。只有當 FPGA 可靠、有把握地履行這一接口作用時，才能有把握地完成這一里程碑。

　　這個最初的里程碑的主要交付成果包括以下好處：

　　整個信號路徑——所有的放大、衰減和轉(zhuǎn)換——都將被測試和驗證。

　　通過最初在軟件 （C/C++） 中實現(xiàn)算法，項目開發(fā)的時間和精力將有所減少；這對管理層和其他利益相關(guān)者來說具有相當大的價值，他們必須在批準未來設(shè)計階段之前看到這個項目的可行性。

　　在 C/C++ 中實現(xiàn)算法的經(jīng)驗將直接轉(zhuǎn)移到 HDL 實現(xiàn)中——通過使用“軟件到 HDL”工具，例如 Xilinx HLS。

　　系統(tǒng)管理與微控制器的里程碑

圖 3：架構(gòu)——用微控制器進行系統(tǒng)管理。（圖片來源：CEPD）

　　由這種協(xié)處理器方法提供的第二個開發(fā)展階段是由 DSP 過程和算法實現(xiàn)從 MCU 轉(zhuǎn)移到 FPGA 來界定的。FPGA 仍然負責高速 ADC 接口，但通過承擔這些其他角色，F(xiàn)PGA 提供的速度和并行性得到了充分的利用。此外，與 MCU 不同，可以實現(xiàn)多個 DSP 進程和算法通道實例，并同步運行。

　　基于從 MCU 的實現(xiàn)中獲得的經(jīng)驗，設(shè)計者會將這種信心帶入下一個里程碑。諸如前面提到的 Xilinx Vivado HLS 這樣的工具提供了從可執(zhí)行 C/C++ 代碼到可綜合的 HDL 的功能轉(zhuǎn)換。現(xiàn)在，仍然必須定義和實現(xiàn)時序約束、工藝參數(shù)和其他用戶偏好，但核心功能被堅持下來并轉(zhuǎn)化為 FPGA 架構(gòu)。

　　對于這個里程碑，MCU 的角色就是一個系統(tǒng)管理者。FPGA 內(nèi)的狀態(tài)和控制寄存器由 MCU 監(jiān)控、更新和報告。此外，MCU 還管理著用戶界面 （UI）。這個用戶界面可以采取通過以太網(wǎng)或 Wi-Fi 連接訪問網(wǎng)絡(luò)服務(wù)器的形式，也可以是一個工業(yè)觸摸屏界面，讓用戶在使用點進行訪問。從 MCU 的新的、更精細的角色中得到的關(guān)鍵啟示是：通過將其從計算密集型的處理任務(wù)中解脫出來，現(xiàn)在可將 MCU 和 FPGA 運用到其最適合的任務(wù)中來。

　　關(guān)鍵的可交付成果構(gòu)成了這個里程碑，并包括以下好處：

　　FPGA 所提供 DSP 進程和算法實現(xiàn)的快速、并行執(zhí)行。MCU 提供了一個反應(yīng)靈敏的精簡 UI，并管理著產(chǎn)品的執(zhí)行過程。

　　由于首先在 MCU 內(nèi)進行了開發(fā)和驗證，算法風險得到了緩解，這些緩解措施被轉(zhuǎn)換為可綜合的 HDL。像 Vivado HLS 這樣的工具使得這種轉(zhuǎn)換變得更加容易。此外，通過集成的仿真工具，如 Vivado 設(shè)計套件，可以減輕 FPGA 特有的風險。

　　利益相關(guān)者不會因為將過程轉(zhuǎn)移到 FPGA 上而面臨重大風險。相反，他們可以看到并享受到 FPGA 的速度和并行性帶來的好處。觀察到明顯的性能改進后，現(xiàn)在可以把工作重點放在為該設(shè)計的制造做好準備。

　　產(chǎn)品部署里程碑

　　隨著計算密集型處理在 FPGA 內(nèi)得到解決，MCU 就能很地處理其系統(tǒng)管理和用戶界面角色，產(chǎn)品部署亦因此而準備就緒。現(xiàn)在，本文不主張繞過 Alpha 和 Beta 版本；但是，本里程碑的重點是協(xié)處理器架構(gòu)為產(chǎn)品部署提供的能力。

　　MCU 和 FPGA 都是現(xiàn)場可更新器件。目前已經(jīng)取得了多項進展，使得 FPGA 的更新與軟件更新一樣容易。此外，由于 FPGA 在 MCU 的可尋址存儲器空間內(nèi)，MCU 可以作為整個系統(tǒng)的存取點：同時為自已和 FPGA 接收更新。更新可以在每個最終用戶的基礎(chǔ)上有條件地安排、分發(fā)和定制。最后，可以進行用戶和用例日志維護并使之與特定構(gòu)建實現(xiàn)關(guān)聯(lián)。有了這些數(shù)據(jù)集，即使在產(chǎn)品進入現(xiàn)場后，性能也能繼續(xù)得到完善和提高。

　　也許這種整體系統(tǒng)更新能力的優(yōu)勢在天基應(yīng)用中得到了最充分的體現(xiàn)。一旦產(chǎn)品推出，維護和更新必須在遠程進行。這可以是一個簡單的邏輯條件改變，或復雜到更新一個通信調(diào)制方案。FPGA 技術(shù)提供的可編程性和協(xié)處理器架構(gòu)可以滿足這一系列能力的全部要求，同時提供防輻射的元件選擇。

　　這個里程碑的最后一個關(guān)鍵收獲是逐步減少成本。成本降低、材料清單 （BOM） 的變化和其他優(yōu)化也可能出現(xiàn)在這個里程碑。在現(xiàn)場部署時，可能會發(fā)現(xiàn)使用價格較低的 MCU 或性能較差的 FPGA 也能很好地運行產(chǎn)品。由于協(xié)處理器的存在，架構(gòu)設(shè)計者不會拘泥于使用那些能力超出其應(yīng)用需求的組件。此外，如果一個組件無法使用，該架構(gòu)允許新的組件被整合到設(shè)計中。單芯片、片上系統(tǒng) （SoC） 架構(gòu)，或試圖處理所有產(chǎn)品處理的高性能 DSP 或 MC，都不是這種情況。協(xié)處理器架構(gòu)是能力和靈活性的良好組合，給設(shè)計者在開發(fā)階段和向市場發(fā)布時提供了更多選擇和自由。

　　支持調(diào)查和相關(guān)案例研究

　　衛(wèi)星通信實例

　　簡而言之，協(xié)處理器的價值在于幫助主處理單元減負，讓任務(wù)在硬件上執(zhí)行，其中可以利用加速和精簡優(yōu)勢。這種設(shè)計選擇的好處是計算速度和能力的凈增加，而且正如本文所認為的那樣，開發(fā)成本和開發(fā)時間也會減少。也許這些好處最引人注目的一面就在空間通信系統(tǒng)領(lǐng)域。

　　在《作為協(xié)處理器的 FPGA 式硬件》一書中，G. Prasad 和 N. Vasantha 詳細介紹了在 FPGA 中數(shù)據(jù)處理如何混合衛(wèi)星通信系統(tǒng)的計算需求，而沒有特定應(yīng)用集成電路 （ASIC） 的高非經(jīng)常性工程 （NRE） 成本或硬體系架構(gòu)處理器的特定應(yīng)用限制。正如在用微控制器進行數(shù)字信號處理里程碑中所描述的那樣，其設(shè)計從應(yīng)用處理器開始，執(zhí)行大部分的計算密集型算法。從這一出發(fā)點著手，他們確定了消耗中央處理單元 （CPU） 時鐘大部分周期的軟件關(guān)鍵部分，并將這些部分遷移到 HDL 實現(xiàn)。以下圖形表示與到目前為止所介紹的高度相似，然而，他們選擇將應(yīng)用程序作為自己的獨立塊來表示，因為它可以在主機（處理器）或基于 FPGA 的硬件中實現(xiàn)。

圖 4：應(yīng)用程序、主機處理器和基于 FPGA 的硬件——用于衛(wèi)星通信實例。

　　通過利用外設(shè)組件互連 （PCI） 接口和主機處理器的直接存儲器訪問 （DMA） ，外設(shè)性能得到了極大的提高。這主要體現(xiàn)在對去隨機化過程的改進上。當這一過程在主機處理器的軟件中進行時，系統(tǒng)的實時響應(yīng)顯然出現(xiàn)了瓶頸。然而，當轉(zhuǎn)移到 FPGA 時，我們可以看到以下好處：

　　去隨機化過程實時執(zhí)行，不會造成瓶頸

　　主機處理器的計算開銷大大減少，現(xiàn)在它可以更好地發(fā)揮所需的記錄角色。

　　整個系統(tǒng)的總性能就提升了。

　　所有這些都是在沒有 ASIC 相關(guān)開銷的情況下實現(xiàn)的，同時還享有可編程邏輯的靈活性 ［5］。衛(wèi)星通信帶來了相當大的挑戰(zhàn)，而這種方法可以可靠地滿足這些要求，并繼續(xù)提供設(shè)計靈活性。

　　汽車信息娛樂系統(tǒng)實例

　　車車娛樂系統(tǒng)是挑剔的消費者看重的功能。與大多數(shù)汽車電子產(chǎn)品不同的是，這些設(shè)備是高度可見的，人們預(yù)期很高，希望能擁有出色的響應(yīng)時間和性能。然而，設(shè)計者往往在當前的設(shè)計需求和未來功能所需的靈活性之間受到擠壓。在這個例子中，我們將使用信號處理和無線通信的實現(xiàn)需求來強調(diào)協(xié)處理器硬件架構(gòu)的優(yōu)勢。

　　所使用的主要汽車娛樂系統(tǒng)架構(gòu)之一是由 Delphi Delco 電子系統(tǒng)公司發(fā)布的。該架構(gòu)采用了一個 SH-4 MCU 和一個配套的 ASIC，即日立的 HD64404 Amanda 外設(shè)。這個架構(gòu)滿足了汽車市場 75% 以上的基本娛樂功能；但它缺乏解決視頻處理應(yīng)用和無線通信的能力。通過在這個現(xiàn)有的架構(gòu)中加入 FPGA，就可以為這個已經(jīng)存在的設(shè)計增加進一步的靈活性和能力。

圖 5：信息娛樂系統(tǒng) FPGA 協(xié)處理器架構(gòu)實例 1。

　　圖 5 的架構(gòu)同時適用于視頻處理和無線通信管理。通過將 DSP 功能推給 FPGA，Amanda 處理器可以起到系統(tǒng)管理的作用，并被釋放出來以實現(xiàn)無線通信堆棧。由于 Amanda 和 FPGA 都可以訪問外部存儲器，數(shù)據(jù)可以在系統(tǒng)的處理器和組件之間快速交換。

圖 6：信息娛樂系統(tǒng) FPGA 協(xié)處理器架構(gòu)實例 2。

　　圖 6 中的第二個信息娛樂系統(tǒng)突現(xiàn)了 FPGA 的能力，同時解決了高速模擬數(shù)據(jù)的傳入和視頻應(yīng)用所需的壓縮和編碼處理。事實上，所有這些功能都可以推給 FPGA，通過使用并行處理，這些都可以實時處理。

　　通過在現(xiàn)有的硬件架構(gòu)中加入 FPGA，現(xiàn)有硬件的成熟性能就可以獲得靈活性和未來適用性。即使在現(xiàn)有系統(tǒng)中，協(xié)處理器架構(gòu)也為設(shè)計者提供了選擇，否則將無法使用 ［6］。

　　快速原型開發(fā)優(yōu)勢

　　快速原型開發(fā)過程的核心是就要覆蓋大量產(chǎn)品開發(fā)領(lǐng)域，因此要能并行執(zhí)行任務(wù)、快速識別“錯誤”和設(shè)計問題以及驗證數(shù)據(jù)和信號路徑，特別是項目關(guān)鍵路徑內(nèi)的數(shù)據(jù)和信號路徑。然而，要使這一過程真正產(chǎn)生精簡、高效的結(jié)果，必須在所需的項目領(lǐng)域有足夠的專業(yè)知識。

　　傳統(tǒng)上，這意味著必須有一個硬件工程師，一個嵌入式軟件或 DSP 工程師，以及一個 HDL 工程師。現(xiàn)在，有很多跨學科的專業(yè)人員，他們可能能夠滿足多種角色；然而在協(xié)調(diào)這些工作時，仍然涉及大量的項目開銷。

　　在《用于小波協(xié)處理器的基于 FPGA 的快速原型開發(fā)平臺》一文中，作者提倡使用協(xié)處理器架構(gòu)可以讓一個 DSP 工程師高效地完成所有這些角色。對于這項研究，該團隊開始在 MATLAB 的 Simulink 工具中設(shè)計和仿真所需的 DSP 功能。這有兩個主要功能，即：1） 通過仿真驗證所需的性能；2） 作為基準，用以比較和參考未來的設(shè)計選擇。

　　仿真之后，關(guān)鍵功能被確定下來，并被劃分為不同的核心——這些是可以在 FPGA 內(nèi)合成的軟核組件和處理器。這項工作中最重要的一步是定義這些核心和組件之間的接口，并將數(shù)據(jù)交換性能與期望的、仿真的性能進行比較。這一設(shè)計過程與 Xilinx 的嵌入式系統(tǒng)設(shè)計流程緊密結(jié)合，具體匯總見下圖 7。

圖 7：實現(xiàn)設(shè)計流程

　　通過將系統(tǒng)劃分為可整合的內(nèi)核，DSP 工程師可以專注于信號處理鏈中最關(guān)鍵的方面。她/他不需要成為硬件或 HDL 方面的專家，就可以在 FPGA 內(nèi)修改、路由或?qū)崿F(xiàn)不同的軟核處理器或組件。因此，只要設(shè)計者了解接口和數(shù)據(jù)的格式，他們就能完全控制信號路徑，并能完善系統(tǒng)的性能。

　　實證結(jié)果——離散余弦變換案例研究

　　實證結(jié)果不僅證實了協(xié)處理器架構(gòu)為嵌入式系統(tǒng)設(shè)計者提供的靈活性，而且還展示了現(xiàn)代 FPGA 工具的性能增強選項。像下面提到的增強功能，對于其他硬件架構(gòu)來說，可能無法使用或影響較小。離散余弦變換 （DCT） 被選為計算密集型算法，其從基于 C 的實現(xiàn)到基于 HDL 的實現(xiàn)的進展是這些結(jié)果的核心。選擇 DCT 是因為這種算法可用于數(shù)字信號處理的模式識別和篩選 ［8］。該實證結(jié)果基于一項實驗室工作，由作者及其同事完成，獲得了 2020-2021 年的 Xilinx 聯(lián)盟合作伙伴認證。

　　在這項工作中，使用了以下工具和設(shè)備：

　　Vivado HLS 2019 版

　　用于評估和仿真的設(shè)備是 xczu7ev-ffvc1156-2-e

　　從基于 C 語言的實現(xiàn)開始，DCT 算法接受兩個 16 位數(shù)的數(shù)組；數(shù)組 “a” 是 DCT 的輸入數(shù)組，數(shù)組 “b” 是 DCT 的輸出數(shù)組。因此，數(shù)據(jù)寬度 （DW） 被定義為 16，而數(shù)組內(nèi)的元素數(shù) （N） 為 1024/DW，即 64。最后，DCT 矩陣的大小 （DCT_SIZE） 被置為 8，這意味著使用了一個 8×8 的矩陣。

　　在本文前提之下，基于 C 語言的算法實現(xiàn)允許設(shè)計者快速開發(fā)和驗證算法的功能。盡管這是一個重要的考慮因素，但這種驗證將功能置于了比執(zhí)行時間更高的權(quán)重。這種加權(quán)是允許的，因為該算法的最終實現(xiàn)將在 FPGA 中進行，硬件加速、循環(huán)展開和其他技術(shù)都是現(xiàn)成的。

圖 8：Xilinx Vivado HLS 設(shè)計流程。

　　一旦 DCT 代碼在 Vivado HLS 工具中作為一個項目被創(chuàng)建，下一步就是開始為 FPGA 的實現(xiàn)進行設(shè)計整合。在接下來的步驟中，將算法的執(zhí)行從 MCU 轉(zhuǎn)移到 FPGA 的一些最具影響力的好處變得更加明顯——作為參考，這一步相當于上面討論的微控制器的系統(tǒng)管理里程碑。

　　現(xiàn)代 FPGA 工具允許進行一系列的優(yōu)化和增強，從而極大地提高復雜算法的性能。在分析結(jié)果之前，有一些重要的術(shù)語需要牢記。

　　表 2：FPGA 算法執(zhí)行優(yōu)化結(jié)果（資源利用）。

　　默認

　　默認的優(yōu)化設(shè)置來自于將基于 C 語言的算法轉(zhuǎn)換為可綜合 HDL 的未改變結(jié)果。沒有啟用任何優(yōu)化，這可以作為性能參考，以更好地了解其他優(yōu)化。

　　流水線內(nèi)循環(huán)

　　PIPELINE 指令指示 Vivado HLS 展開內(nèi)循環(huán)，這樣新的數(shù)據(jù)就可以開始被處理，而現(xiàn)有的數(shù)據(jù)仍在流水線中。因此，新數(shù)據(jù)不必等待現(xiàn)有數(shù)據(jù)完成后再開始處理。

　　流水線外循環(huán)

　　通過對外循環(huán)應(yīng)用 PIPELINE 指令，外循環(huán)的操作現(xiàn)在被流水線化了。但內(nèi)循環(huán)的操作現(xiàn)在是同步進行的。通過將其直接應(yīng)用于外循環(huán)，延遲和間隔時間都減少了一半。

　　陣列劃分

　　這條指令將循環(huán)的內(nèi)容映射到陣列中，從而將所有的存儲器訪問扁平化到這些陣列中的單個元素。這樣做，會消耗更多的 RAM，但同樣的，這個算法的執(zhí)行時間也會減少一半。

　　數(shù)據(jù)流

　　這條指令允許設(shè)計者指定每個輸入讀數(shù)之間的目標時鐘周期數(shù)。這條指令只支持頂層函數(shù)。只有暴露在這個級別的循環(huán)和函數(shù)才能從這個指令中受益。

　　內(nèi)聯(lián)

　　INLINE 指令平坦了所有循環(huán)，包括內(nèi)循環(huán)和外循環(huán)。行和列進程現(xiàn)在都可以并發(fā)執(zhí)行。所需的時鐘周期的數(shù)量被保持在最低水平，即使這樣也會消耗更多的 FPGA 資源。

　　結(jié)語

　　協(xié)處理器的硬件架構(gòu)為嵌入式設(shè)計者提供了一個高性能的平臺，在整個開發(fā)過程中以及在產(chǎn)品發(fā)布后都能保持其設(shè)計靈活性。通過先在 C 或 C++ 中驗證算法，進程、數(shù)據(jù)和信號路徑以及關(guān)鍵功能都可以在相對較短的時間內(nèi)得到驗證。然后，通過將處理器密集型算法轉(zhuǎn)換到協(xié)處理器 FPGA 中，設(shè)計者可以享受到硬件加速和更加模塊化設(shè)計的好處。

　　如果零件過時或需要優(yōu)化，相同的架構(gòu)可以允許這些變化。新的 MCU 和新的 FPGA 可以安裝到設(shè)計中，而所有的接口都可以保持相對不變。此外，由于 MCU 和 FPGA 都是可現(xiàn)場更新的，因此用戶的特定改變和優(yōu)化可以在現(xiàn)場和遠程應(yīng)用。

　　最后，這種架構(gòu)將 MCU 的開發(fā)速度和可用性與 FPGA 的性能和可擴展性融合到了一起。由于每個開發(fā)步驟都有優(yōu)化和性能提升，協(xié)處理器架構(gòu)可以滿足最具挑戰(zhàn)性的需求——無論是今天的設(shè)計還是以后的設(shè)計。

　　作者：Noah Madinger， Colorado Electronic Product Design （CEPD）