賽靈思 ISE 12設計套件利用智能時鐘門控技術將動態功耗降低30%
1)賽靈思今天要宣布什么消息？
ISE? 12設計套件不僅實現了功耗與成本的突破性優化，而且為邏輯、嵌入式、DSP和系統設計人員帶來了更高的設計生產力。

2) 新版 ISE 設計套件與前版有什么區別？
ISE設計套件首次提供了“智能”時鐘門控技術，可將動態功耗降低多達 30%。針對加密、數據路徑和計算密集型設計，甚至還能進一步降低功耗。新套件還提供了基于時序的高級設計保存功能、符合 AMBA 4 AXI4 規范的即插即用設計 IP 支持，以及具備第四代部分重配置功能的直觀設計流程，可將系統成本降低 30% 以上，滿足有線電信應用的需求。

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3) ISE 12設計套件推出的主要推動因素有哪些？
降低新一代電子產品系統成本， 降低功耗， 同時提升性能， 這是各種應用及市場領域提出的普遍需求， 正是這些需求推動ISE 12設計套件應運而生。ISE 12 設計套件使設計人員能夠通過功耗和成本方面的軟件創新平衡上述需求， 并最大限度地發揮 Virtex?-6 和 Spartan?-6器件的功能，同時大大提高整體設計生產力。

4) “智能”時鐘門控技術的功耗優化優勢有哪些？其工作原理是什么？
智能時鐘門控是降低數字設計動態功耗的有效優化技術，可自動檢測并通過精細粒度（邏輯切片）優化功能中止不必要的轉換。利用我們正在獨特的算法對設計進行分析，以檢測轉換時不改變下游邏輯和互聯的順序元件。系統會在各個邏輯切片中生成“本地時鐘啟用”，自動關閉不必要的活動，而避免關閉整個時鐘網絡。這些優化措施不會改變現有的邏輯，僅添加最少的邏輯和網絡元件連接到時鐘啟用（平均增加約 2% 的 LUT）。

5) 賽靈思的智能時鐘門控技術能否支持第三方綜合工具的映射?
綜合工具能自動轉換 ASIC 中常用的門控時鐘結構，從而映射至賽靈思器件中的時鐘啟用，同時還能使用全局布線資源。賽靈思的智能時鐘門控技術簡化了帶門控時鐘的ASIC 代碼移植到 FPGA 的工作，但它不會分析轉換后的代碼，以檢測轉換時不改變下游邏輯和互聯的順序元件。

6) 新版 ISE 對部分重配置流程做出了哪些變動？
部分重配置技術現采用直觀的界面，以及與標準 ISE 設計流程緊密結合的簡化設計方法，其易用性得到進一步提升。ISE 12 套件還為第四代動態重配置（也稱作“按需”或“即時”重配置）功能提供了設計支持，通過讓多種高級應用集成于盡可能小型化的 Virtex-6 器件上，可大幅降低系統成本與功耗。

7) 賽靈思為什么選擇 AMBA 4 AXI4 協議來進行 IP 互聯標準化？它是如何支持賽靈思 FPGA 的即插即用設計的？
AMBA 4 AXI4 規范定義了一系列的性能增強型互聯接口，這些接口采用針對應用類型優化的多種不同總線。通過在統一開放式互聯協議上進行標準化，使設計人員能夠更輕松地在設計方案中集成賽靈思及第三方供應商提供的 IP，實現最新一代系列器件上的即插即用互操作性。這種經過優化的互聯基礎架構不僅為賽靈思 FPGA 提供了符合 AXI4 規范的更廣闊的 IP 生態系統，而且還為 2010 年秋季開始啟用賽靈思目標設計平臺開發支持 AXI4 的系統奠定了基礎。

8) AMBA 4 AXI4 規范是否為了與FPGA 協同使用經過了優化？
是的。為高效映射于 FPGA 架構，賽靈思與 ARM 共同定義了 AXI4、AXI4-Lite 和 AXI4-Stream 規范。這進一步提升了我們最新系列器件的系統性能。

9) ISE 12 采用了哪些新特性支持設計保存？
ISE 12設計套件的高級設計保存功能，使設計人員能通過可重復使用的時序結果快速實現設計時序收斂。設計人員不僅能將設計方案分區，集中精力滿足關鍵模塊所需的時序功能，而且還可在進行其他部分的設計工作時將這些模塊鎖定，以保存其布局布線。ISE 12 分區技術的關鍵特性包括：支持更靈活工作環境的 PlanAhead? 接口、加強用戶控制的新命令流程，以及更簡便易用的支持網表分區功能和 CORE Generator? IP 流程。

10) ISE12 設計套件是否支持 ISE 11提供的特定領域設計方法？
ISE 12設計套件支持特定領域設計方法，并在此基礎上進行了擴展，并專為 ISE 11 的邏輯、嵌入式、DSP和系統級設計，量身定制了互操作性設計流程和工具配置。ISE 12 進行了大量的基礎架構變動，可改進所有領域的軟件運行時間和設計性能。此外，賽靈思還通過更緊密的工具集成和自動化向導改進了嵌入式設計環境，從而進一步簡化了嵌入式處理器系統的優化與驗證流程。

11) ISE 12 為嵌入式開發人員提供了哪些具體的方法改進？
?嵌入式開發人員可充分利用 ISE環境中集成仿真器 (ISim) 預配置的變量及設置來加速設計驗證。
?MicroBlaze? 軟處理器的最新配置向導能優化嵌入式處理器設計，盡可能縮減占位面積，最大限度地提高性能 (DMIP)、頻率及操作系統使用率 (Linux MMU)。
?配置向導還能將關鍵功能的控制抽象出來，如：
o優化高速緩存大小、行為和功能（包括 BRAM 或分布式 RAM 的使用）。
o分支預測計算，可優化指令執行。
o控制流水線級、例外處理、調試存取和存儲器管理功能。

12) 相對于前版 ISE，新版的運行時間和占位面積有何改進？
12.1 版的 XST 邏輯綜合速度平均提升 2 倍，大型設計的實施運行時間縮短 1.3 倍（如采用多線程技術，可縮短 1.5 倍）。XST 的改進還體現為 Virtex-6 和 Spartan-6 FPGA 的設計占用面積縮減了近 7%。

13) 用戶通過 ISE12 能獲得哪些設計性能提升？
ISE12.1 軟件為 Virtex-6 和 Spartan-6 FPGA 系列提供了生產支持和驗證的 IP 流程。Spartan-6 FPGA -2速度級別相對于 ISE 11.4 版本的性能平均加快了 5%。

14) ISE 設計套件提供了哪些新的 IP 核？
ISE 12設計套件為 Virtex-6 和 Spartan-6 FPGA 設計提供了兩個新內核：
?Image Characterization v1.0——視頻與圖像處理 IP 核，可針對視頻輸入流計算重要的統計數據。這是面部識別、對象檢測等應用的重要處理模塊。
?3GPP LTE RACH Detector v1.0——無線 IP 核，為設計人員提供 LTE RACH Detecting 塊，可對根據 3GPP TS 36.211 v8.6.0 物理信道和調制規范編碼的 P-RACH 數據進行解碼。

經生產驗證的IP 的擴展產品可支持：
?Virtex-6 FPGA 多模無線電目標設計平臺
?Spartan-6 FPGA 工業自動化目標設計平臺
?Spartan-6 FPGA 工業影像目標設計平臺
?Virtex-6 HXT FPGA 100G OTN 和包處理目標設計平臺

15)ISE 12設計套件提供了哪些基礎架構改進？
?改進了安裝過程，使設計團隊能同時開展多個項目，而且安裝鏡像減小到 4G，全面安裝后可進行更新。
?設計方案編譯所需的計算機內存容量得以降低，綜合工具減少 20%，實施工具減少10%。
?新增操作系統支持，嵌入式開發人員工具包支持 64 位 Win XP，而 System Generator 和 ISE simulator 支持 64 位 WinXP 和 Vista。

16)ISE 12 支持哪些系列產品？
提供完整特定領域版本方案的ISE 設計套件可支持 Virtex-5 和 Spartan-3 FPGA 系列器件。最新版本還為包括針對賽靈思航空和軍用產品系列的 Virtex-6Q 與 Spartan-6Q FPGA 在內的所有 Virtex-6 和 Spartan-6 FPGA 系列提供全面的生產支持。

17) ISE 12 軟件何時可以下載？售價多少？
ISE 設計套件 12 的創新技術將分階段推出，其中面向 Virtex-6 FPGA 設計的智能時鐘門控技術現已隨 12.1版本推出，面向 Virtex-6 FPGA 設計的部分重配置技術開始隨 12.2 版本推出，而 AXI4 IP 支持將隨 12.3 版本推出。

ISE 設計套件 12.1結點鎖定許可證的美國零售價起價為：邏輯版本 2,995美元、嵌入式版本 3,395 美元、DSP 版本 4,195 美元、系統版本 4,595 美元。此外，還提供靈活的浮動許可證選項。客戶可從賽靈思網站免費下載 ISE 設計套件 12.1 各版本全功能 30天評估版本。

18) 哪些第三方工具可與 ISE 12 版本協同工作？
賽靈思聯盟計劃 (Xilinx Alliance Program) 成員提供了包括設計工具、IP 核以及 DSP和嵌入式開發技術等在內的一系列功能強大的關鍵技術。ISE 12 套件可與Aldec、Cadence Design Systems、Mentor Graphics和Synopsys公司推出的最新仿真和綜合軟件協同工作。如欲了解有關賽靈思聯盟計劃所有成員的更多信息，歡迎訪問以下網址： 。