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電子發燒友網>電子資料下載>無線通信>3GHz CMOS低噪聲放大器的優化設計

3GHz CMOS低噪聲放大器的優化設計

2009-10-06 | rar | 431 | 次下載 | 3積分

資料介紹

基于0.18 μm CMOS 工藝,采用共源共柵源極負反饋結構,設計了一種3 GHz
低噪聲放大器電路。從阻抗匹配及噪聲優化的角度分析了電路的性能,提出了相應的優
化設計方法。仿真結果表明,該放大器具有良好的性能指標,功率增益為23.4 dB,反
向傳輸系數為-25.9 dB,噪聲系數為1.1 dB,1dB 壓縮點為﹣13.05 dBm。
關鍵詞:低噪聲放大器;噪聲系數;線性度;CMOS 工藝

現代無線通信技術不斷地朝著低成本、便攜式的方向發展,使得基于CMOS工藝的射頻
集成電路成為近年來的研究熱點。在射頻接收機的設計中,要想得到良好的總體系統性能,前端電路的優化設計尤為關鍵。而低噪聲放大器(LNA)作為無線通信系統射頻接收機的第一個功能模塊,其噪聲特性直接影響著整個接收機的靈敏度和信噪比,它必須在一定的功耗條件下,提供足夠的增益、優異的噪聲性能、良好的線性度和輸入輸出匹配。在GHz頻率范圍內,CMOS工藝相比其他工藝有價格低、集成度高、功耗低等優點,利用CMOS工藝來設計射頻集成電路已經得到越來越廣泛的應用,本文即采用CMOS工藝來實現對一種3 GHz低噪聲放大器的優化設計。
在LNA 的設計中,應對增益、噪聲系數、輸入阻抗、線性度等幾個關鍵參數采取折衷
原則進行處理[1]。T. H. Lee 提出了功率約束條件下的設計規范[2],之后又有很多人對CMOSLNA 的設計方法進行了研究[3-5]。本文主要從分析LNA 的輸入輸出阻抗匹配和噪聲系數的角度出發,針對每個參數的影響因素,分別提出優化的方法,然后綜合考慮其他各項指標,設計出了一種性能良好的低噪聲放大器,并進行了電路仿真和版圖設計。

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