基于0.18 μm CMOS 工藝，采用共源共柵源極負(fù)反饋結(jié)構(gòu)，設(shè)計(jì)了一種3 GHz
低噪聲放大器電路。從阻抗匹配及噪聲優(yōu)化的角度分析了電路的性能，提出了相應(yīng)的優(yōu)
化設(shè)計(jì)方法。仿真結(jié)果表明，該放大器具有良好的性能指標(biāo)，功率增益為23.4 dB，反
向傳輸系數(shù)為-25.9 dB，噪聲系數(shù)為1.1 dB，1dB 壓縮點(diǎn)為﹣13.05 dBm。
關(guān)鍵詞：低噪聲放大器；噪聲系數(shù)；線性度；CMOS 工藝

現(xiàn)代無(wú)線通信技術(shù)不斷地朝著低成本、便攜式的方向發(fā)展，使得基于CMOS工藝的射頻
集成電路成為近年來(lái)的研究熱點(diǎn)。在射頻接收機(jī)的設(shè)計(jì)中，要想得到良好的總體系統(tǒng)性能，前端電路的優(yōu)化設(shè)計(jì)尤為關(guān)鍵。而低噪聲放大器（LNA）作為無(wú)線通信系統(tǒng)射頻接收機(jī)的第一個(gè)功能模塊，其噪聲特性直接影響著整個(gè)接收機(jī)的靈敏度和信噪比，它必須在一定的功耗條件下，提供足夠的增益、優(yōu)異的噪聲性能、良好的線性度和輸入輸出匹配。在GHz頻率范圍內(nèi)，CMOS工藝相比其他工藝有價(jià)格低、集成度高、功耗低等優(yōu)點(diǎn)，利用CMOS工藝來(lái)設(shè)計(jì)射頻集成電路已經(jīng)得到越來(lái)越廣泛的應(yīng)用，本文即采用CMOS工藝來(lái)實(shí)現(xiàn)對(duì)一種3 GHz低噪聲放大器的優(yōu)化設(shè)計(jì)。
在LNA 的設(shè)計(jì)中，應(yīng)對(duì)增益、噪聲系數(shù)、輸入阻抗、線性度等幾個(gè)關(guān)鍵參數(shù)采取折衷
原則進(jìn)行處理[1]。T. H. Lee 提出了功率約束條件下的設(shè)計(jì)規(guī)范[2]，之后又有很多人對(duì)CMOSLNA 的設(shè)計(jì)方法進(jìn)行了研究[3-5]。本文主要從分析LNA 的輸入輸出阻抗匹配和噪聲系數(shù)的角度出發(fā)，針對(duì)每個(gè)參數(shù)的影響因素，分別提出優(yōu)化的方法，然后綜合考慮其他各項(xiàng)指標(biāo)，設(shè)計(jì)出了一種性能良好的低噪聲放大器，并進(jìn)行了電路仿真和版圖設(shè)計(jì)。