抗干擾設(shè)計(jì)的基本任務(wù)是系統(tǒng)或裝置既不因外界電磁干擾影響而誤動作或喪失功能，也不向外界發(fā)送過大的噪聲干擾，以免影響其他系統(tǒng)或裝置正常工作。因此提高系統(tǒng)的抗干擾能力也是該系統(tǒng)設(shè)計(jì)的一個(gè)重要環(huán)節(jié)。

　　1、電源線的設(shè)計(jì)

　　（1） 選擇合適的電源；

　　（2） 盡量加寬電源線；

　　（3） 保證電源線、底線走向和數(shù)據(jù)傳輸方向一致；

　　（4） 使用抗干擾元器件；

　　（5） 電源入口添加去耦電容（10——100uf）。

　　2、地線的設(shè)計(jì)

　　（1） 模擬地和數(shù)字地分開；

　　（2） 盡量采用單點(diǎn)接地；

　　（3） 盡量加寬地線；

　　（4） 將敏感電路連接到穩(wěn)定的接地參考源；

　　（5） 對pcb板進(jìn)行分區(qū)設(shè)計(jì)，把高帶寬的噪聲電路與低頻電路分開；

　　（6） 盡量減少接地環(huán)路（所有器件接地后回電源地形成的通路叫“地線環(huán)路”）的面積。

　　3、元器件的配置

　　（1） 不要有過長的平行信號線；

　　（2） 保證pcb的時(shí)鐘發(fā)生器、晶振和cpu的時(shí)鐘輸入端盡量靠近，同時(shí)遠(yuǎn)離其他低頻器件；

　　（3） 元器件應(yīng)圍繞核心器件進(jìn)行配置，盡量減少引線長度；

　　（4） 對pcb板進(jìn)行分區(qū)布局；

　　（5） 考慮pcb板在機(jī)箱中的位置和方向；

　　（6） 縮短高頻元器件之間的引線。

　　4、去耦電容的配置

　　（1） 每10個(gè)集成電路要增加一片充放電電容（10uf）；

　　（2） 引線式電容用于低頻，貼片式電容用于高頻；

　　（3） 每個(gè)集成芯片要布置一個(gè)0.1uf的陶瓷電容；

　　（4） 對抗噪聲能力弱，關(guān)斷時(shí)電源變化大的器件要加高頻去耦電容；

　　（5） 電容之間不要共用過孔；

　　（6） 去耦電容引線不能太長。

　　5、降低噪聲和電磁干擾原則

　　（1） 盡量采用45°折線而不是90°折線（盡量減少高頻信號對外的發(fā)射與耦合）；

　　（2） 用串聯(lián)電阻的方法來降低電路信號邊沿的跳變速率；

　　（3） 石英晶振外殼要接地；

　　（4） 閑置不用的們電路不要懸空；

　　（5） 時(shí)鐘垂直于IO線時(shí)干擾小；

　　（6） 盡量讓時(shí)鐘周圍電動勢趨于零；

　　（7） IO驅(qū)動電路盡量靠近pcb的邊緣；

　　（8） 任何信號不要形成回路；

　　（9） 對高頻板，電容的分布電感不能忽略，電感的分布電容也不能忽略；

　　（10） 通常功率線、交流線盡量在和信號線不同的板子上。