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本章節對改善您系統的信號完整性，以及在系統中成功實現LPDDR2SDRAM接口提供了指南。
具有UniPHY知識產權（IP）的LPDDR2SDRAM控制器使您能夠實現LPDDR2 SDRAM與Arria”V和CycloneV器件之間的接口連接。
本章重點對影響信號完整性的以下幾個主要因素作了介紹：
■I/0標準
■LPDDR2配置
■信號匹配
■印刷電路板（PCB）布局指南
LPDDR2SDRAM 接口信號使用HSUL-12JEDECI/0信號標準，具有低功耗和低排放的特性。HSUL-12JEDECI/0標準主要用于點到點的無端接總線拓撲結構。通過使用此標準，在LPDDR2SDRAM實現中就不再需要外部串行或者并行匹配電阻，并且大大降低了端接功耗，使可編程驅動強度用于匹配阻抗。
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