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目前，在實時信號處理系統(tǒng)中，普遍采用 ＦＰＧＡ
＋ＤＳＰ 構(gòu) 架。 這 種 結(jié) 構(gòu) 的 系 統(tǒng) 結(jié) 合 了 ＦＰＧＡ 和
ＤＳＰ各自的優(yōu)勢和 特 點：信 號 預(yù) 處 理 算 法 處 理 的 數(shù)
據(jù)量大，對處理速度的要求高，但運(yùn)算結(jié)構(gòu)相對比較
簡單，適于用 ＦＰＧＡ 進(jìn)行硬件實現(xiàn)，這樣能同時兼顧
速度及靈活性；高層處理算法處理的數(shù)據(jù)量較低層
算法 少，但 算 法 的 控 制 結(jié) 構(gòu) 復(fù) 雜，適 于 用 運(yùn) 算 速 度
高、尋址 方 式 靈 活、通 信 機(jī) 制 強(qiáng) 大 的 ＤＳＰ 來 實 現(xiàn)。
因此，使用 ＦＰＧＡ＋ＤＳＰ結(jié)構(gòu)來實現(xiàn)信號 處 理 的 最
大特點是結(jié)構(gòu)靈活，有較強(qiáng)的通用性，適于模塊化設(shè)
計，從而能夠 提 高 算 法 效 率；同 時 其 開 發(fā) 周 期 較 短，
系統(tǒng)易于維護(hù)和擴(kuò)展，適合實時信號處理。
在 ＦＰＧＡ＋ＤＳＰ 架 構(gòu) 的 信 號 處 理 系 統(tǒng) 中，ＤＳＰ
與 ＦＰＧＡ 之間的接口和傳輸方式的選擇與設(shè)計，是
系統(tǒng)設(shè)計中必 須 要 考 慮 的 關(guān) 鍵 問 題，其 間 數(shù) 據(jù) 傳 輸
的速度與穩(wěn)定性對整個系統(tǒng)的性能具有很大的影
響。文章重點介紹一種基于 ＥＤＭＡ 的高速、穩(wěn)定的
數(shù)據(jù)傳輸方法。
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