隨著通信技術的發展，傳統的模擬對講機已不能滿足人們的需求，對講機數字化勢在必行。信息社會的高速發展使頻譜資源變得愈加寶貴，信道利用率成為一項關鍵因素。如何在有限的信道資源下，通過壓縮信源以提高傳輸效率，已成為當前急需解決的問題之一。DSP數字信號處理器的運算能力越來越強，本設計采用TI公司的通用定點DSP TMS320C5509A作為基帶系統的處理器，主要對G.723.1語音壓縮編碼在頻帶、DSP資源有限的數字對講機基帶系統中的具體應用進行研究與實現。
　　1 G.723.1語音壓縮編碼原理
　　G.723.1標準主要用于對語音及其他多媒體聲音信號的壓縮。該算法是H.324系列標準的一部分，包含2種工作速率：低速率（5.3 kbps）采用代數碼本線性激勵預測（ACELP），高速率（6.3 kbps）采用多脈沖激勵最大似然量化（MP_MLQ）。2種速率的編碼器都以幀為處理單位，幀長為30 ms，加上另需7.5 ms的延時，總共37.5 ms的算法延時。編碼器原理如圖1所示。
　　
　　輸入的16位線性PC碼流分成長度為240樣點的語音幀。每幀信號先通過1個高通濾波器，去除低頻成分，再分成4個子幀，每個子幀60個樣點。對每個子幀進行10階LPC預測，將最后1個子幀的LPC參數轉化成線譜對LSP參數。用預測分裂矢量量化法（PSVQ）進行量化。為了減少合成端合成語音信號的誤差，在分析端對LSP系數解碼、插值后，再變為LPC系數。由LPC分析后的LPC系數可得到共振峰加權濾波器的系數。用共振峰加權濾波器對經高通濾波后的語音信號進行共振峰加權濾波，可得到共振峰加權濾波后的語音信號f（n）。由f（n）經基音估計可求出開環基音周期，基音周期的搜索范圍為18～142 個樣點。對每個子幀的語音信號進行諧波噪聲整形、沖擊響應計算，然后進行閉環基音搜索，求出閉環基音周期及基音增益，再計算出殘差信號。然后根據不同的速率進行激勵搜索，求出脈沖位置和幅度參數，打包后形成以幀為單位的編碼數據流。
　　2 語音系統的結構及硬件原理圖
　　原始的模擬語音首先要經過模數變換，轉化為數字信號之后，通過串口輸入到DSP中，再進行語音壓縮算法。G.723.1標準計算復雜和數據存儲量大的問題使得語音編解碼方案的實時實現存在很多困難。為了保證該算法處理的實時性，本系統選用 DSP作為主控芯片，用來實現編解碼算法。語音系統整體硬件結構如圖2所示。
　　
　　3 語音系統的硬件設計
　　本基帶系統的核心部件采用CPLD和DSP。DSP負責基帶的數字化處理，CPLD用于外圍器件的控制。將CPLD和DSP技術相結合，一方面能利用DSP軟件控制的靈活性，另一方面又能利用CPLD硬件上的高速、高集成度和可編程性。
　　本系統選用TMS320C5509A（簡稱C5509A）負責G.723.1標準的算法及后續基帶數字化的處理（信道編譯碼、交織、加擾、CRC、基帶調制解調）。該芯片是TMS320C55X系列DSP中的一款，C55X系列的結構見參考文獻［1］。
　　CPLD主要用來擴展DSP的外部地址空間，實現地址譯碼、時序控制，并給DSP提供所需的邏輯和時序控制信號。本系統選用Altera公司 MAX7000系列中的EPM7128，其與DSP的接口電路如圖3（a）所示，其中FSX和FSR幀同步信號端的同步信號相同。原始模擬語音信號必須進行數字化處理后，才能在DSP中進行語音壓縮編解碼算法。系統選用的是ADI公司推出的低成本、低功耗通用模擬前端AD7311L，其與DSP的接口電路如圖3（b）所示。由于G．723．1的算法比較復雜，處理時需要大量的存儲空間，本設計采用4Mb×16的SDRAM，芯片為MT48LCM16，通過 EMIF接口映射到C5509A的CEO空間。