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華為大規(guī)模邏輯設(shè)計(jì)指導(dǎo)書
目的
編寫該規(guī)范的目的是提高書寫VHDL代碼的可讀性可修改性可重用性優(yōu)化代碼綜合和
仿真的結(jié)果指導(dǎo)設(shè)計(jì)工程師使用VHDL規(guī)范代碼和優(yōu)化電路規(guī)范化公司的ASIC/FPGA設(shè)計(jì)輸
入從而做到 邏輯功能正確可快速仿真 綜合結(jié)果最優(yōu) 可讀性較好
2 范圍
該規(guī)范涉及VHDL編碼風(fēng)格規(guī)定編碼中應(yīng)注意的問題VHDL代碼書寫范例等
該規(guī)范適用于所有的采用VHDL代碼進(jìn)行設(shè)計(jì)的項(xiàng)目
3 定義
VHDL Very high speed IC Hardware Description Language, 甚高速集成電路的硬件描述語言
FSM Finite Status Machine,有限狀態(tài)機(jī)
simulate 仿真通過輸入激勵(lì)在計(jì)算機(jī)上驗(yàn)證設(shè)計(jì)是否正確包括RTL仿真和門級(jí)仿真
模擬是指對(duì)一個(gè)物理器件的結(jié)構(gòu)功能或其他特性如延時(shí)特性等用抽象的語言或高級(jí)語言
如用C語言進(jìn)行算法描述所進(jìn)行的建模
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