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      電子發燒友網>電子資料下載>IC datasheet pdf>SN65LV1023A,SN65LV1224B,pdf(10-MHz to 66-MHz, 10:1-LVDS Seri

      SN65LV1023A,SN65LV1224B,pdf(10-MHz to 66-MHz, 10:1-LVDS Seri

      2010-09-09 | rar | 594 | 次下載 | 10積分

      資料介紹

      The SN65LV1023A serializer and SN65LV1224B deserializer comprise a 10-bit serdes chipset designed to transmit and receive serial data over LVDS differential backplanes at equivalent parallel word rates from 10 MHz to 66 MHz. Including overhead, this translates into a serial data rate between 120-Mbps and 792-Mbps payload encoded throughput.

      Upon power up, the chipset link can be initialized via a synchronization mode with internally generated SYNC patterns or the deserializer can be allowed to synchronize to random data. By using the synchronization mode, the deserializer establishes lock within specified, shorter time parameters.

      The device can be entered into a power-down state when no data transfer is required

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